一种并行结构的有限脉冲响应滤波器及其处理方法技术

本发明专利技术一种并行结构的ＦＩＲ（有限脉冲响应）滤波器及其处理方法，涉及数字信号处理系统。本发明专利技术方法，涉及多核ＦＩＲ滤波器，该方法包括：所述多核ＦＩＲ滤波器中设置多条ＦＩＲ滤波并行支路；当所述多核ＦＩＲ滤波器接收到输入数据时，将所述输入数据分别发送给各条ＦＩＲ滤波并行支路进行ＦＩＲ滤波处理，并将各条ＦＩＲ滤波并行支路的输出数据进行组合，作为所述ＦＩＲ滤波器的输出数据输出。采用本发明专利技术技术方案使得，多核处理器芯片可以（使用多个核共同）完成一个高阶数的ＦＩＲ滤波运算，且较单核处理器大大减少了ＦＩＲ滤波器的总体运行时间。

【技术实现步骤摘要】

本专利技术涉及数字信号处理系统，具体涉及基于多核处理器的FIR(有限 脉冲响应)滤波器及其并行处理方法。
技术介绍
在当前的数字信号处理系统中，FIR滤波器的实现在不同的芯片上有不 同的运算结构和方法。例如在FPGA (现场可编程门阵列)上，当FIR滤波 器阶数较小时，它有一种较好的分布式运算结构。但当阶数较大时，由于查 找表(LUT)的大小是随FIR滤波器阶数的增加呈指数增长，因而这种分布 式运算结构会占用FPGA上更多的逻辑资源。同样在超大规模集成电路 (VLSI)上，也有一种称为FFA ( Fast FIR Algorithms,快速FIR算法)的 快速算法。它能将原阶数的大小缩小L倍，但滤波器个数会大约增加2L倍， 例如当需要将阶数降3倍时，就需要6个FIR滤波器。显然滤波的并行度越 高，所需的硬件资源和成本将会以两倍的速率在增加。这样，在多核处理器中，对于高阶数的FIR滤波器的实现，上述两种算 法均不适合，主要原因是在多核处理器芯片中，它的硬件资源是固定的，特 别是处理器核的数量是有限的，不可能获得更高的并行度。但往往在实际应 用FIR滤波器时，为了要获得良好的滤波效果，FIR滤波器的阶数可能会显 著增加，这是FIR滤波器的技术特性决定的。不同的应用项目要求FIR滤波 器的阶数是不一样的，有的可能会多达几百阶，甚至到上千阶。而用单核处 理器来实现这样的高阶数FIR滤波器就会因运算速度不够而很难成功。因此， 开发出适合多核处理器的FIR滤波器并行结构和并行处理方法就很有必要
技术实现思路
本专利技术要解决的技术问题是提供一种并行结构的FIR滤波器及其处理方法，使得在多核处理器芯片中，多个核并行完成一个高阶数的FIR滤波运算。为解决上述技术问题，本专利技术提供了 一种并行结构的有限脉冲响应(FIR)滤波器的处理方法，涉及多核FIR滤波器，该方法包括所述多核FIR滤波器中设置多条FIR滤波并行支路；当所述多核FIR滤波器接收到输入数据时，将所述输入数据分别发送给 各条FIR滤波并行支路进行FIR滤波处理，并将各条FIR滤波并行支路的输 出数据进行组合，作为所述FIR滤波器的输出数据输出。进一步地，上述方法中，所述多核FIR滤波器将输入数据分别发送给各行支路进行FIR滤波处理。其中，所述各条FIR滤波并行支路接收所述输入数据后，第X条FIR滤 波并行支路仅对输入数据中采样值序号为n的数据进行FIR滤波处理，其中， X=n%m+1, m为所述多核FIR滤波器中滤波单元的数目。所述多核FIR滤波器中设置的FIR滤波并行支路数目等于所述多核FIR 滤波器中核数目减1。所述多核FIR滤波器通过快速搬移工具将所述输入数据分别发送给各条 FIR滤波并行支3各。本专利技术还公开了 一种并行结构的FIR滤波器，包括控制单元以及两个以 上并4亍的滤波单元，其中所述控制单元，用于将接收的输入数据分别发送给各滤波单元，以及用 于将各滤波单元的输出数据进行组合,作为所述FIR滤波器的输出数据输出；所述滤波单元，用于对所述控制单元发送的数据进行FIR滤波处理，并 将滤波后的数据作为输出数据发送给所述控制单元。进一步地，上述滤波器中，所述控制单元，将输入数据分别发送给各条 FIR滤波并行支路时，还按照发送顺序依次以中断方式启动各条FIR滤波并行支^各进行FIR滤波处理。其中，所述滤波单元，仅对输入数据中采样值序号为n的数据进行FIR 滤波处理，所述满足如下要求X=n%m+1，m为所述多核FIR滤波器中滤波单元的数目，X为该滤波单元的序号。 所述多核FIR滤波器中滤波单元数目等于所述多核FIR滤波器中核数目减1。所述控制单元，通过快速搬移工具将所述输入数据分别发送给各滤波单元。采用本专利技术技术方案使得，多核处理器芯片可以(使用多个核共同)完 成一个高阶数的FIR滤波运算，且较单核处理器大大减少了 FIR滤波器的总 体运4亍时间。附图说明图1是本实施例中FIR滤波器的结构示意图； 图2是本本实施例中FIR滤波器并行结构的信号流向示意图； 图3是本实施例中主核Core0的数据分发模块流程框图； 图4是本实施例中主核Core0的数据收集模块流程框图； 图5是本实施例中主核Core0的数据组合模块流程框图。具体实施例方式本专利技术的专利技术构思是可以将FIR滤波器的运算任务分配到多个核上并 行运4亍，以减少FIR滤波器总体运行时间。具体地，可以根据不同类型多核 处理器芯片的内部硬件资源，来灵活设计和实现高阶数FIR滤波器的并行运目相等，可以为2、 3、 4、 5等等，即一个从核运行一条FIR滤波器的并行 支路。当输入数据以数据块方式接收时，输入数据几乎是同时到达各条并行减少。另外，在FIR滤波器并行结构中设置控制开关，每条并行支路或相应 的从核并不处理所有的输入数据，只按照控制开关的控制策略处理一部分的 输入数据。下面结合附图及具体实施例对本专利技术技术方案作进一步详细说明。一种并行结构的FIR滤波器，可并行完成高阶数的FIR滤波运算，其结 构如图l所示，包括控制单元以及若千并行的滤波单元。下面介绍各单元的 功能。控制单元，用于将接收到的输入数据分别发送给各滤波单元，以及用于 收集和组合各滤波单元处理后的数据，作为整个并行结构的FIR滤波器的输 出数据；本实施例中，控制单元由多核处理器中的主核(例如Core0)实现，其 进一步可以包括数据分发模块、数据收集模块和数据组合模块，其中数据分发模块，将输入数据分别发送给各滤波单元的内存中去，并用核 间中断方式启动各滤波单元运行FIR滤波程序；数据收集模块，按照启动滤波单元的顺序，分别等待和查询各个滤波单 元是否完成FIR滤波，如果完成，则将各滤波单元的输出数据搬移到控制单 元的内存中；本实施例中，数据收集通过查询各滤波单元的运行完成标志，如被置位， 则认为各滤波单元完成FIR滤波；数据组合模块，将各个滤波单元的输出数据按某种方式组合在一起，作 为最后FIR滤波器的输出凄t据；滤波单元，用于对所收到的数据进行FIR滤波处理；本实施例中，每个滤波单元是由多核FIR滤波器中的一个从核(例如Corel、 Core2、 Core3等)实现的，滤波单元进一步包括控制开关、若干系 数乘法器、若干加法器和若干移位逻辑单元，其中，加法器和移位逻辑单元 的数目相等，并等于FIR滤波器阶数减1,而系数乘法器的数目则与FIR滤 波器阶数相同。控制开关，用以接通或断开输入数据到系数乘法器的连接通i 各；其中，控制开关按照控制策略接通或断开，该控制策略是根据输入数据 的采样值序号和滤波单元的序号数来联合制定。移位逻辑单元，用于顺序存放输入的数据，本实施例中，移位逻辑单元 按照采样值序号顺序存放各样值，并将存放的样值送到各自的系数乘法器， 其中，第一个移位逻辑单元空出后，将接收一个新的从外部来的样值，而最 后一个移位逻辑单元则将样值抛弃，接收前一个移位逻辑单元的样值；系数乘法器，用于将收到的样值和系数相乘，然后将本单元的乘积值移 送到其后面的加法器中；加法器，用于将上一级的乘法结果或加法器的输出结果与本级的乘法结 果相加，然后将加法结果再输出到下一级的加法器中，最后一个加法器将输 出结果送到数据收集模块中；本实施例中，FIR滤波器中并行结构本文档来自技高网...

【技术保护点】
一种并行结构的有限脉冲响应（ＦＩＲ）滤波器的处理方法，涉及多核ＦＩＲ滤波器，其特征在于，该方法包括：　　　　所述多核ＦＩＲ滤波器中设置多条ＦＩＲ滤波并行支路；　　　　当所述多核ＦＩＲ滤波器接收到输入数据时，将所述输入数据分别发送给各条ＦＩＲ滤波并行支路进行ＦＩＲ滤波处理，并将各条ＦＩＲ滤波并行支路的输出数据进行组合，作为所述ＦＩＲ滤波器的输出数据输出。

【技术特征摘要】
1、一种并行结构的有限脉冲响应(FIR)滤波器的处理方法，涉及多核FIR滤波器，其特征在于，该方法包括所述多核FIR滤波器中设置多条FIR滤波并行支路；当所述多核FIR滤波器接收到输入数据时，将所述输入数据分别发送给各条FIR滤波并行支路进行FIR滤波处理，并将各条FIR滤波并行支路的输出数据进行组合，作为所述FIR滤波器的输出数据输出。2、 如权利要求1所述的方法，其特征在于，所述多核FIR滤波器将输入数据分别发送给各条FIR滤波并行支路时， 按照发送顺序依次以中断方式启动各条FIR滤波并行支-各进行FIR滤波处 理。3、 如权利要求1或2所述的方法，其特征在于，所述各条FIR滤波并行支3I4^收所述输入数据后，第X条FIR滤波并行 支路仅对输入数据中采样值序号为n的数据进行FIR滤波处理，其中， X=n%m+1, m为所述多核FIR滤波器中滤波单元的数目。4、 如权利要求3所述的方法，其特征在于，所述多核FIR滤波器中设置的FIR滤波并行支路数目等于所述多核FIR 滤波器中核数目减1。5、 如权利要求3所述的方法，其特征在于，所述多核FIR滤波器通过快速搬...

【专利技术属性】
技术研发人员：颜小平，
申请(专利权)人：中兴通讯股份有限公司，
类型：发明
国别省市：94[中国|深圳]