【技术实现步骤摘要】
本专利技术涉及仪器仪表领域，特别涉及自动测试仪器系统中的时钟同步领域。
技术介绍
1、在电路板测试与故障诊断系统中，数字i/o模块是必备组成部分，在测试与故障诊断过程中，使用数字i/o模块发送多路数字激励信号，同时采集被测板卡的多路数字响应信号，将采集的响应信号和期望信号对比，从而判断被测电路板是否存在故障。单个数字i/o模块可提供的i/o通道数有限，而测试系统中可能用到大量的i/o通道，所以在测试系统中会通过集成多个数字i/o模块来扩展通道数。这种应用中，模块间的通道同步性能就尤为重要。因此，所有的数字i/o模块都会将同步性能作为一项重要指标。
2、通常工作场景下，要求多路i/o通道根据测试需求并行的输出或采集数字信号，但由于模块间工作时钟的偏差、单个模块内部的通道间输入输出延时差异(主要包括模块fpga内部延时、板内走线延时、前端电路输出延时、连接电缆传播延时等)，实际测试过程中会存在以下问题：
3、1、由于模块间工作时钟的偏差，多个模块的发送与接收操作无法同步。
4、2、由于各通道的延时差别，多路通道间发送与接收信号存在相位偏差；
5、所以为保证模块间多路通道的同步性，需同时满足两点：(1)模块间要实现时钟同步与控制同步，从而保证模块间的工作同步性；(2)数字i/o模块各个通道的发送与接收均需进行时序补偿，从而弥补传输延时带来的时序误差，提高通道间的同步。
6、传统方法主要以解决多模块间时钟同步为核心，即多个模块的工作时钟必须采用同一时钟源，且该时钟应在一定范围内
技术实现思路
1、有鉴于此，本专利技术提供了一种高精度多通道数字io模块同步及补偿方法，通过“时钟电路+可编程逻辑单元(fpga)”的架构实现模块间的工作时钟同步，控制信号同步以及多通道间的同步补偿，实现了模块间多通道高精度同步及补偿，其中，工作时钟同步包括时钟频率调整和时钟相位调整。
2、一种高精度多通道数字io模块同步及补偿方法，包括多个数字io模块间的工作时钟同步，多个数字io模块间的控制信号同步以及所有模块上的多通道间的同步补偿，所述工作时钟同步用于以保证所有模块工作时钟的频率和相位的一致性；控制信号同步用于保证所有模块同时检测到控制信号；所述多通道间的同步补偿用于保证所有数字通道输入输出延迟一致。
3、进一步的，每个数字io模块的工作时钟由一个时钟模块提供，时钟模块包括锁相环、直接数字式频率合成器dds和可编程逻辑单元fpga，锁相环用于对输入的参考时钟clk_ref进行倍频，倍频处理后的时钟作为dds的参考时钟clk_dds_ref，dds使用该参考时钟clk_dds_ref产生第二级参考时钟clk_dds_out，第二级参考时钟输入至fpga内部的锁相环产生最终的工作时钟sample_clk。
4、进一步的，多个时钟模块进行工作时钟同步时，需要三个步骤：
5、1)为各个时钟模块选择相同的参考时钟clk_ref，并经过锁相环进行同样的倍频处理，倍频处理后的时钟作为dds的参考时钟clk_dds_ref；
6、2)dds时钟产生与同步处理：根据所需工作时钟sample_clk的频率，由dds产生频率合适的第二级参考时钟clk_dds_out，同时选择一个时钟模块作为主模块，其余时钟模块作为从模块，从模块的dds均根据主模块的dds同步信号完成同步操作，实现各个模块第二级参考时钟clk_dds_out的同步；
7、3)第二级参考时钟clk_dds_out进入fpga内部后，fpga内部可编程控制锁相环再次进行倍频处理，得到所需的工作时钟sample_clk。
8、进一步的，若需要的工作时钟是低频时钟，则需要进行分频处理，并利用多个时钟模块之间的控制信号使多个时钟模块同一时刻进行时钟分频处理，以此保证分频后的时钟相位关系不变。
9、进一步的，所述的控制信号同步指在工作时钟已同步的前提下，主、从模块选用相同的低频时钟作为控制信号的同步时钟，主模块选用低频时钟发送控制信号至从模块。
10、进一步的，主、从模块均选用各自模块内的第二级参考时钟作为控制信号的同步时钟。
11、进一步的，所述同步多个通道具体指，根据各通道输入、输出延时的实际偏差，利用fpga内部idelay/odelay资源，对通道间的延时进行校准补偿，实现通道间的同步。
12、有益效果
13、1、本专利技术提出的方法通过“时钟电路+fpga内部资源”电路实现模块间多通道高精度的同步。除外部dds时钟芯片外，无需复杂电路，成本低，电路复杂程度低。
14、2、idelay/odelay的使用可以保证每个数字通道可独立以皮秒级的精度进行同步补偿。
15、3、本专利技术的时钟同步架构采用了“dds+fpfa内部锁相环”的结构，每一级时钟结构均可通过编程实现工作时钟频率大范围的连续可调，及相位延迟的调整，调整精度由器件性能决定，最高可达飞秒级，可实现模块间时钟同步性的微调。
16、4、本专利技术有效的降低了对布线长度、走线阻抗、通孔数量、信号传输速度等因素的要求。
本文档来自技高网...【技术保护点】
1.一种高精度多通道数字IO模块同步及补偿方法，其特征在于，包括多个数字IO模块间的工作时钟同步，多个数字IO模块间的控制信号同步以及所有模块上的多通道间的同步补偿，所述工作时钟同步用于以保证所有模块工作时钟的频率和相位的一致性；控制信号同步用于保证所有模块同时检测到控制信号；所述多通道间的同步补偿用于保证所有数字通道输入输出延迟一致。
2.根据权利要求1所述的所述一种高精度多通道数字IO模块同步及补偿方法，其特征在于：每个数字IO模块的工作时钟由一个时钟模块提供，时钟模块包括锁相环、直接数字式频率合成器DDS和可编程逻辑单元FPGA，锁相环用于对输入的参考时钟CLK_REF进行倍频，倍频处理后的时钟作为DDS的参考时钟CLK_DDS_REF，DDS使用该参考时钟CLK_DDS_REF产生第二级参考时钟CLK_DDS_OUT，第二级参考时钟输入至FPGA内部的锁相环产生最终的工作时钟SAMPLE_CLK。
3.根据权利要求2所述的所述一种高精度多通道数字IO模块同步及补偿方法，其特征在于：多个时钟模块进行工作时钟同步时，需要三个步骤：
4.根据
5.根据权利要求1-4所述的任意一种高精度多通道数字IO模块同步及补偿方法，其特征在于：所述的控制信号同步指在工作时钟已同步的前提下，主、从模块选用相同的低频时钟作为控制信号的同步时钟，主模块选用低频时钟发送控制信号至从模块。
6.根据权利要求5所述的任意一种高精度多通道数字IO模块同步及补偿方法，其特征在于：主、从模块均选用各自模块内的第二级参考时钟CLK_DDS_OUT作为控制信号的同步时钟。
7.根据权利要求6所述的所述一种高精度多通道数字IO模块同步及补偿方法，其特征在于：所述同步多个通道具体指，根据各通道输入、输出延时的实际偏差，利用FPGA内部IDELAY/ODELAY资源，对通道间的延时进行校准补偿，实现通道间的同步。
...【技术特征摘要】
1.一种高精度多通道数字io模块同步及补偿方法，其特征在于，包括多个数字io模块间的工作时钟同步，多个数字io模块间的控制信号同步以及所有模块上的多通道间的同步补偿，所述工作时钟同步用于以保证所有模块工作时钟的频率和相位的一致性；控制信号同步用于保证所有模块同时检测到控制信号；所述多通道间的同步补偿用于保证所有数字通道输入输出延迟一致。
2.根据权利要求1所述的所述一种高精度多通道数字io模块同步及补偿方法，其特征在于：每个数字io模块的工作时钟由一个时钟模块提供，时钟模块包括锁相环、直接数字式频率合成器dds和可编程逻辑单元fpga，锁相环用于对输入的参考时钟clk_ref进行倍频，倍频处理后的时钟作为dds的参考时钟clk_dds_ref，dds使用该参考时钟clk_dds_ref产生第二级参考时钟clk_dds_out，第二级参考时钟输入至fpga内部的锁相环产生最终的工作时钟sample_clk。
3.根据权利要求2所述的所述一种高精度多通道数字io模块同步及补偿方法，其特征在于：多个时钟模块进行工作时钟同...
【专利技术属性】
技术研发人员：李嘉瑞，李明，尉晓惠，徐鹏程，周庆飞，刘康丽，郭贵良，杜奕萌，张朝元，
申请(专利权)人：北京航天测控技术有限公司，
类型：发明
国别省市：
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