降低嵌入式闪存控制栅电阻的方法技术

本发明专利技术提供一种降低嵌入式闪存控制栅电阻的方法，提供衬底，衬底上形成叠层，叠层由自下而上依次堆叠的第一氧化层、浮栅多晶硅层、极间介质层、控制栅多晶硅层和硬掩膜层组成，在叠层上形成有存储单元区域、耦合带区域和外围电路区域；形成覆盖第一至三凹槽的字线多晶硅层，刻蚀字线多晶硅层至所需高度，字线多晶硅层高于控制栅多晶硅层；形成覆盖存储单元区域、耦合带区域和外围电路区域的字线氧化层，研磨字线氧化层至字线多晶硅上；图形化外围电路区域上的叠层，以定义出外围电路区域中的栅极结构；形成覆盖存储单元区域、耦合带区域和外围电路区域的第一光刻胶层。本发明专利技术的方法可以形成控制栅上的金属硅化物，以降低电阻。

【技术实现步骤摘要】

本专利技术涉及半导体，特别是涉及一种降低嵌入式闪存控制栅电阻的方法。

技术介绍

1、嵌入式闪存结构中cg(控制栅)是长条线形的结构，且只在array(阵列)端头通过接触孔连出，控制栅电阻较大会限制flash(闪存)的操作的频率和速度。

2、为解决上述问题，需要提出一种新型的降低嵌入式闪存控制栅电阻的方法。

技术实现思路

1、鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种降低嵌入式闪存控制栅电阻的方法，用于解决现有技术中嵌入式闪存结构中cg(控制栅)是长条线形的结构，且只在array(阵列)端头通过接触孔连出，控制栅电阻较大会限制flash(闪存)的操作的频率和速度的问题。

2、为实现上述目的及其他相关目的，本专利技术提供一种降低嵌入式闪存控制栅电阻的方法，包括：

3、步骤一、提供衬底，所述衬底上形成叠层，所述叠层由自下而上依次堆叠的第一氧化层、浮栅多晶硅层、极间介质层、控制栅多晶硅层和硬掩膜层组成，在所述叠层上形成有存储单元区域、耦合带区域和外围电路区域；其中，<本文档来自技高网...

【技术保护点】

1.一种降低嵌入式闪存控制栅电阻的方法，其特征在于，至少包括：

2.根据权利要求1所述的降低嵌入式闪存控制栅电阻的方法，其特征在于：步骤一中的所述衬底包括块状半导体衬底或绝缘体上硅(SOI)衬底。

3.根据权利要求1所述的降低嵌入式闪存控制栅电阻的方法，其特征在于：步骤一中的硬掩膜层的材料为二氧化硅。

4.根据权利要求1所述的降低嵌入式闪存控制栅电阻的方法，其特征在于：步骤一中的所述字线侧墙、所述位线侧墙和所述耦合带侧墙的材料包括二氧化硅和氮化硅中的至少一种。

5.根据权利要求1所述的降低嵌入式闪存控制栅电阻的方法，其特征在于：步骤二中的所...

【技术特征摘要】

1.一种降低嵌入式闪存控制栅电阻的方法，其特征在于，至少包括：

2.根据权利要求1所述的降低嵌入式闪存控制栅电阻的方法，其特征在于：步骤一中的所述衬底包括块状半导体衬底或绝缘体上硅(soi)衬底。

3.根据权利要求1所述的降低嵌入式闪存控制栅电阻的方法，其特征在于：步骤一中的硬掩膜层的材料为二氧化硅。

4.根据权利要求1所述的降低嵌入式闪存控制栅电阻的方法，其特征在于：步骤一中的所述字线侧墙、所述位线侧墙和所述耦合带侧墙的材料包括二氧化硅和氮化硅中的至少一种。

5.根据权利要求1所述的降低嵌入式闪存控制栅电阻的方法，其特征在于：步骤二中的所述极间介质层为ono层，所述ono层由自下而上依次堆叠的所述第二氧化层、氮化层、第三氧化层组成。

6.根据权利要求1所述的降低嵌入式闪存控制栅电阻的方法，其特征在于：步骤二中的所述刻蚀的方法为干法刻蚀。

7.根据权利要求1所述的降低嵌入式闪存控制栅电阻的方法，其特征在于：步骤三中的所述研磨的方法为化学机械平坦化研磨。

8.根据权利要求1所述的降低嵌入式闪存控制栅电阻的方法，其特征在于：步骤五中利用干法刻蚀的方法去除裸露的所述字线多晶硅层。

9.根据权利要求1所述的降低...

【专利技术属性】
技术研发人员：周洋，李志国，徐杰，梁轩铭，赵慧，
申请(专利权)人：华虹半导体无锡有限公司，
类型：发明
国别省市：