【技术实现步骤摘要】
本申请涉及逻辑电路，特别是涉及一种基于忆阻器的逻辑电路及全加器。
技术介绍
1、近年来，随着信息技术的发展和数据量的急剧增加，传统的逻辑电路及全加器在处理大规模数据时可能会面临性能瓶颈和能耗问题。传统的存储元件如sram或dram在处理大规模数据时需要消耗大量能量，并且速度上可能存在限制，这与信息技术的快速发展和数据量的爆发式增长形成了鲜明对比。
2、忆阻器由于其具有的非易失性、功耗低、速度快和可扩展性强等特点受到广泛关注，基于忆阻器研究界提出了一些基于忆阻器的逻辑运算结构，其中包括了状态逻辑和无状态逻辑。然而，现有技术中没有解决忆阻器器件的工艺波动性、电压不对称性以及置位电阻、复位电压波动对状态逻辑的影响问题。
技术实现思路
1、基于上述技术问题，本申请旨在提供一种基于忆阻器的逻辑电路及全加器，以至少解决上述技术问题之一。
2、本申请第一方面提供了一种基于忆阻器的逻辑电路，所述逻辑电路包括作为输入侧的忆阻器组件、作为负载的忆阻器、预设逻辑器件和作为输出侧的忆阻器；
3、所述作为输入侧的忆阻器组件与所述作为负载的忆阻器串联，所述作为输入侧的忆阻器组件与所述预设逻辑器件连接，所述预设逻辑器件与所述作为输出侧的忆阻器连接；
4、所述作为输入侧的忆阻器组件包括并联的第一忆阻器、第二忆阻器和第三忆阻器。
5、在本申请的一些实施例中，所述预设逻辑器件为施密特触发器。
6、在本申请的一些实施例中，所述预设逻辑器件为双稳态电
7、在本申请的一些实施例中，所述第一忆阻器的顶电极、所述第二忆阻器的顶电极和所述第三忆阻器的顶电极连接，并将该连接后的连接点作为第一控制端；
8、所述第一忆阻器的底电极、所述第二忆阻器的底电极和所述第三忆阻器的底电极连接，并将该连接后的连接点作为公共节点；
9、将所述公开节点与所述作为负载的忆阻器的底电极连接，所述作为负载的忆阻器的顶电极作为第二控制端；
10、其中，所述第一控制端和所述第二控制端用于在所述逻辑电路进行逻辑运算时受控。
11、在本申请的一些实施例中，所述施密特触发器的输入端与所述公共节点连接，所述施密特触发器的输出端与所述作为输出侧的忆阻器的底电极连接，所述作为输出侧的忆阻器的顶电极接地；或，所述施密特触发器的输出端与所述作为输出侧的忆阻器的顶电极连接，所述作为输出侧的忆阻器的底电极接地。
12、在本申请的一些实施例中，在所述逻辑电路进行逻辑真运算、逻辑非运算、逻辑非或运算和逻辑非与运算时，所述作为输出侧的忆阻器的初始阻态是低阻态，所述第二控制端接地。
13、在本申请的一些实施例中，在所述逻辑电路进行逻辑真运算时，在所述第一控制端施加的电压符合第一预设条件，所述第一预设条件为：
14、vo1＜2vm+
15、其中，vo1表示在所述第一控制端施加的电压，vm+表示所述施密特触发器的正开关阈值。
16、在本申请的一些实施例中，在所述逻辑电路进行逻辑非运算时，在所述第一控制端施加的电压符合第二预设条件，所述第二预设条件为：
17、2vm+＜vo1＜2vset
18、其中，vo1表示在所述第一控制端施加的电压，vm+表示所述施密特触发器的正开关阈值，vset表示每一个忆阻器的置位阈值电压。
19、在本申请的一些实施例中，在所述逻辑电路进行逻辑非或运算时，在所述第一控制端施加的电压符合第三预设条件，所述第三预设条件为：
20、2vm+＜vo1＜4/3vreset
21、其中，vo1表示在所述第一控制端施加的电压，vm+表示所述施密特触发器的正开关阈值，vreset表示每一个忆阻器的复位阈值电压。
22、在本申请的一些实施例中，在所述逻辑电路进行逻辑非与运算时，在所述第一控制端施加的电压符合第四预设条件，所述第四预设条件为：
23、4/3vm+＜vo1＜（3/2 vm+，4/3vreset）
24、其中，vo1表示在所述第一控制端施加的电压，vm+表示所述施密特触发器的正开关阈值，vreset表示每一个忆阻器的复位阈值电压。
25、在本申请的一些实施例中，在所述逻辑电路进行逻辑假运算、逻辑或运算和逻辑与运算时，所述作为输出侧的忆阻器的初始阻态是低阻态，所述第一控制端接地。
26、在本申请的一些实施例中，在所述逻辑电路进行逻辑假运算时，在所述第二控制端施加的电压符合第五预设条件，所述第五预设条件为：
27、vo2＞2vm+
28、其中，vo2表示在所述第二控制端施加的电压，vm+表示所述施密特触发器的正开关阈值。
29、在本申请的一些实施例中，在所述逻辑电路进行逻辑或运算时，在所述第二控制端施加的电压符合第六预设条件，所述第六预设条件为：
30、vm+＜vo2＜2vm+
31、其中，vo2表示在所述第二控制端施加的电压，vm+表示所述施密特触发器的正开关阈值。
32、在本申请的一些实施例中，在所述逻辑电路进行逻辑与运算时，在所述第二控制端施加的电压符合第七预设条件，所述第七预设条件为：
33、3vm+＜vo2＜（2vreset，4 vm+）
34、其中，vo2表示在所述第二控制端施加的电压，vm+表示所述施密特触发器的正开关阈值，vreset表示每一个忆阻器的复位阈值电压。
35、在本申请的一些实施例中，在所述逻辑电路进行逻辑异或运算和逻辑异或非运算时，均进行连续两个周期的运算。
36、在本申请的一些实施例中，在所述逻辑电路进行逻辑异或运算时，所述作为输出侧的忆阻器的初始阻态是低阻态，第一周期将所述第一控制端接地，将所述第二控制端施加的电压控制在第一预设范围，所述第一预设范围为：
37、vm+＜vo2＜2vm+
38、其中，vo2表示在所述第二控制端施加的电压，vm+表示所述施密特触发器的正开关阈值；
39、第二周期将所述第二控制端接地，将所述第一控制端施加的电压控制在第二预设范围，所述第二预设范围为：
40、3/2vm+＜vo1＜2vm+
41、其中，vo1表示在所述第一控制端施加的电压。
42、在本申请的一些实施例中，所述在所述逻辑电路进行逻辑异或非运算时，所述作为输出侧的忆阻器的初始阻态是反接高阻态，第一周期将所述第一控制端接地，将所述第二控制端施加的电压控制在第三预设范围，所述第三预设范围为：
43、vm+＜vo2＜（vreset，2vm+）
44、其中，vo2表示在所述第二控制端施加的电压，vm+表示所述施密特触发器的正开关阈值，vreset表示每一个忆阻器的复位阈值电压；
45、第二周期将所述第二控制端接地，将本文档来自技高网...
【技术保护点】
1.一种基于忆阻器的逻辑电路，其特征在于，所述逻辑电路包括作为输入侧的忆阻器组件、作为负载的忆阻器、预设逻辑器件和作为输出侧的忆阻器；
2.根据权利要求1所述逻辑电路，其特征在于，所述预设逻辑器件为施密特触发器。
3.根据权利要求1所述逻辑电路，其特征在于，所述预设逻辑器件为双稳态电路器件，其中，所述双稳态电路器件包括两个反相器。
4.根据权利要求2所述逻辑电路，其特征在于，所述第一忆阻器的顶电极、所述第二忆阻器的顶电极和所述第三忆阻器的顶电极连接，并将该连接后的连接点作为第一控制端；
5.根据权利要求4所述逻辑电路，其特征在于，所述施密特触发器的输入端与所述公共节点连接，所述施密特触发器的输出端与所述作为输出侧的忆阻器的底电极连接，所述作为输出侧的忆阻器的顶电极接地；
6.根据权利要求5所述逻辑电路，其特征在于，在所述逻辑电路进行逻辑真运算、逻辑非运算、逻辑非或运算和逻辑非与运算时，所述作为输出侧的忆阻器的初始阻态是低阻态，所述第二控制端接地。
7. 根据权利要求6所述逻辑电路，其特征在于，在所述逻辑电路进
8. 根据权利要求6所述逻辑电路，其特征在于，在所述逻辑电路进行逻辑非运算时，在所述第一控制端施加的电压符合第二预设条件，所述第二预设条件为：
9. 根据权利要求6所述逻辑电路，其特征在于，在所述逻辑电路进行逻辑非或运算时，在所述第一控制端施加的电压符合第三预设条件，所述第三预设条件为：
10. 根据权利要求6所述逻辑电路，其特征在于，在所述逻辑电路进行逻辑非与运算时，在所述第一控制端施加的电压符合第四预设条件，所述第四预设条件为：
11.根据权利要求5所述逻辑电路，其特征在于，在所述逻辑电路进行逻辑假运算、逻辑或运算和逻辑与运算时，所述作为输出侧的忆阻器的初始阻态是低阻态，所述第一控制端接地。
12. 根据权利要求11所述逻辑电路，其特征在于，在所述逻辑电路进行逻辑假运算时，在所述第二控制端施加的电压符合第五预设条件，所述第五预设条件为：
13. 根据权利要求11所述逻辑电路，其特征在于，在所述逻辑电路进行逻辑或运算时，在所述第二控制端施加的电压符合第六预设条件，所述第六预设条件为：
14. 根据权利要求11所述逻辑电路，其特征在于，在所述逻辑电路进行逻辑与运算时，在所述第二控制端施加的电压符合第七预设条件，所述第七预设条件为：
15.根据权利要求5所述逻辑电路，其特征在于，在所述逻辑电路进行逻辑异或运算和逻辑异或非运算时，均进行连续两个周期的运算。
16. 根据权利要求15所述逻辑电路，其特征在于，在所述逻辑电路进行逻辑异或运算时，所述作为输出侧的忆阻器的初始阻态是低阻态，第一周期将所述第一控制端接地，将所述第二控制端施加的电压控制在第一预设范围，所述第一预设范围为：
17. 根据权利要求15所述逻辑电路，其特征在于，所述在所述逻辑电路进行逻辑异或非运算时，所述作为输出侧的忆阻器的初始阻态是反接高阻态，第一周期将所述第一控制端接地，将所述第二控制端施加的电压控制在第三预设范围，所述第三预设范围为：
18.根据权利要求5所述逻辑电路，其特征在于，在所述逻辑电路进行逻辑蕴含、逻辑非蕴含、逻辑反蕴含、逻辑非反蕴含运算时，将所述第二控制端悬空，将所述第三忆阻器悬空，并通过控制所述第一控制端在所述第一忆阻器和所述第二忆阻器上施加不同的电压。
19.根据权利要求18所述逻辑电路，其特征在于，在所述逻辑电路进行逻辑蕴含和逻辑反蕴含运算时，所述作为输出侧的忆阻器的初始阻态是低阻态。
20.根据权利要求18所述逻辑电路，其特征在于，在所述逻辑电路进行逻辑非蕴含和逻辑非反蕴含运算时，所述作为输出侧的忆阻器的初始阻态是高阻态。
21.根据权利要求5所述逻辑电路，其特征在于，在所述逻辑电路进行复制运算时，将所述第三忆阻器悬空，并通过控制所述第一控制端在所述第一忆阻器和所述第二忆阻器上施加不同的电压，所述作为输出侧的忆阻器的初始阻态是低阻态。
22.根据权利要求21所述逻辑电路，其特征在于，若所述第一忆阻器和所述第二忆阻器中任一个被施加的电压是0，则另一个被施加的电压控制在第五预设范围。
23.一种应用权利要求16所述逻辑电路实现全加器的方法，其特征在于，所述方法包括：
...【技术特征摘要】
1.一种基于忆阻器的逻辑电路，其特征在于，所述逻辑电路包括作为输入侧的忆阻器组件、作为负载的忆阻器、预设逻辑器件和作为输出侧的忆阻器；
2.根据权利要求1所述逻辑电路，其特征在于，所述预设逻辑器件为施密特触发器。
3.根据权利要求1所述逻辑电路，其特征在于，所述预设逻辑器件为双稳态电路器件，其中，所述双稳态电路器件包括两个反相器。
4.根据权利要求2所述逻辑电路，其特征在于，所述第一忆阻器的顶电极、所述第二忆阻器的顶电极和所述第三忆阻器的顶电极连接，并将该连接后的连接点作为第一控制端；
5.根据权利要求4所述逻辑电路，其特征在于，所述施密特触发器的输入端与所述公共节点连接，所述施密特触发器的输出端与所述作为输出侧的忆阻器的底电极连接，所述作为输出侧的忆阻器的顶电极接地；
6.根据权利要求5所述逻辑电路，其特征在于，在所述逻辑电路进行逻辑真运算、逻辑非运算、逻辑非或运算和逻辑非与运算时，所述作为输出侧的忆阻器的初始阻态是低阻态，所述第二控制端接地。
7. 根据权利要求6所述逻辑电路，其特征在于，在所述逻辑电路进行逻辑真运算时，在所述第一控制端施加的电压符合第一预设条件，所述第一预设条件为：
8. 根据权利要求6所述逻辑电路，其特征在于，在所述逻辑电路进行逻辑非运算时，在所述第一控制端施加的电压符合第二预设条件，所述第二预设条件为：
9. 根据权利要求6所述逻辑电路，其特征在于，在所述逻辑电路进行逻辑非或运算时，在所述第一控制端施加的电压符合第三预设条件，所述第三预设条件为：
10. 根据权利要求6所述逻辑电路，其特征在于，在所述逻辑电路进行逻辑非与运算时，在所述第一控制端施加的电压符合第四预设条件，所述第四预设条件为：
11.根据权利要求5所述逻辑电路，其特征在于，在所述逻辑电路进行逻辑假运算、逻辑或运算和逻辑与运算时，所述作为输出侧的忆阻器的初始阻态是低阻态，所述第一控制端接地。
12. 根据权利要求11所述逻辑电路，其特征在于，在所述逻辑电路进行逻辑假运算时，在所述第二控制端施加的电压符合第五预设条件，所述第五预设条件为：
13. 根据权利要求11所述逻辑...
【专利技术属性】
技术研发人员：王荣，肖韩，王小娟，王潇霖，王一品，叶乐，黄如，
申请(专利权)人：浙江省北大信息技术高等研究院，
类型：发明
国别省市：
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