【技术实现步骤摘要】
本专利技术涉及译码电路，具体涉及一种译码电路的设计方法及其推广应用系统。
技术介绍
1、译码是编码的逆过程，它的功能是将具有特定含义的二进制码转换成对应的输出信号，具有译码功能的逻辑电路称为译码器。译码器可分为两种类型：1、二进制译码器或唯一地址译码器；2、代码变换器。其中，二进制译码器或唯一地址译码器是将一系列代码转换成与之一一对应的有效信号，它常用于计算机中对存储器单元地址的译码，即将每一个地址代码转换成一个有效信号，从而选中对应的单元。而代码变换器是将一种代码转换成另一种代码。
2、现有技术中，已存在较多的二进制译码器电路结构，比如中国专利cn202010566323.2公开了一种基于忆阻器的2-9线三值译码器电路。本专利技术由两个1-3线三值译码器和九个三值与门组成，并利用忆阻器的开关特性和记忆特性实现译码。1-3三值译码器包括一个正极性三值反相器pti、两个负极性三值反相器nti和一个三值或非门tnor，实现的功能是输入一个一位的三值电平信号，通过一个1-3三值译码器得到的三个与输入信号一一对应的高、低电平信号。三值与门由两个忆阻器构成，实现的功能是求两输入的最小值。本专利技术结构清晰简单、易于实现，可用于多值数字逻辑运算等诸多领域中的应用研究。
3、再比如，中国专利cn200410024655.9公开了一种一种pwm三电平逆变器触发信号的译码电路，由编码器和三组逻辑延时电路组成，每组逻辑延时电路由一个二输入与门、一个二输入或门、二个非门和四个延时器组成，该编码器产生的三组第一和第二调制信号pw
4、但是，在实际集成电路芯片工程中，专利技术人发现，该类技术方案中，针对不同场景的译码功能需求，往往电路结构、布线布局等需要进行重新设计以满足工程项目需求，不同位宽数据的译码电路设计通用性有限，导致项目风险增大，研发成本上升，且无法有效控制集成电路芯片的响应延迟及面积资源。
技术实现思路
1、针对现有技术中存在的上述问题，现提供一种译码电路的设计方法及其推广应用系统。
2、具体技术方案如下：
3、一种译码电路的设计方法，包括：
4、步骤s1：获取目标译码电路的目标输入位宽和目标输出位宽；
5、步骤s2：依照所述目标输入位宽和所述目标输出位宽确定译码阵列层级；
6、步骤s3：依照所述译码阵列层级生成树形译码结构；
7、所述树形译码结构包括多个1dmux2模块，每个层级上的所述1dmux2模块分别连接上一层级的一个所述1dmux2模块以及下一层级的多个所述1dmux2模块；
8、步骤s4：依照所述树形译码结构生成对应于所述目标译码电路的数字逻辑门设计结果并输出。
9、另一方面，所述步骤s2中，生成所述译码阵列层级的方法包括：
10、widout＝widin×num；
11、lev＝log2(num)；lev取整数，有尾数即进位
12、式中，num为所述目标输出数据数目，lev为所述译码阵列层级，widout为所述目标输出位宽，widin为所述目标输入位宽。
13、另一方面，所述步骤s3包括：
14、步骤s31：依照所述目标输出位宽和所述译码阵列层级建立中间变量矩阵并确定发散连接级数；
15、步骤s32：于所述中间变量矩阵的首列首行添加输入1dmux2模块，以及，在所述中间变量矩阵的次尾列添加对应于所述目标输出数据一半数目的输出1dmux2模块；
16、步骤s33：于所述中间变量矩阵的其余各列中依照所述发散连接目标数添加对应数量的所述1dmux2模块，并依照所述发散连接目标数将所述1dmux2模块的输出分支分别连接至下一个层级的所述1dmux2模块的输入；
17、步骤s34：对所述中间变量矩阵去除无关元素以形成所述树形译码结构。
18、另一方面，所述发散连接目标数为2。
19、另一方面，所述1dmux2模块的分支包括第一类1dmux2模块分支和第二类1dmux2模块分支；
20、所述第一类1dmux2模块分支为与门；
21、所述第二类1dmux2模块分支为一端输入取反的与门。
22、另一方面，所述步骤s33中，在添加所述1dmux2模块时，将所述第一类1dmux2模块分支与所述第二类1dmux2模块分支间隔2的所述中间变量矩阵列编号次幂设置，或者，将所述第一类1dmux2模块分支设置于所述中间变量矩阵列中编号较小的半数有效元素，将所述第二类1dmux2模块分支设置为所述中间变量矩阵列中编号较大的半数有效元素。
23、另一方面，所述步骤s4包括：
24、步骤s41：依照所述树形译码结构采用verilog hdl生成模块rtl代码；
25、步骤s42：依照所述模块rtl代码生成目标译码电路的电路图作为所述设计结果并输出。
26、一种译码电路的设计及其推广应用系统，用于实施上述的设计方法，包括：
27、位宽获取模块，所述位宽获取模块获取目标译码电路的目标输入位宽和目标输出位宽；
28、层级确定模块，所述层级确定模块依照所述目标输入位宽和所述目标输出位宽确定译码阵列层级；
29、译码结构生成模块，所述译码结构生成模块依照所述译码阵列层级生成树形译码结构；
30、所述树形译码结构包括多个1dmux2模块，每个层级上的所述1dmux2模块分别连接上一层级的一个所述1dmu2x模块以及下一层级中的两个所述1dmux2模块；
31、设计输出模块，所述设计输出模块依照所述树形译码结构生成对应于所述目标译码电路的设计结果并输出。
32、另一方面，所述译码结构生成模块包括：
33、发散连接目标确定模块，所述发散连接目标确定模块依照所述目标输出位宽和所述译码阵列层级建立中间变量矩阵并确定发散连接目标数；
34、首尾生成模块，所述首尾生成模块于所述中间变量矩阵的首列首行添加输入1dmux2模块，以及，在所述中间变量矩阵的次尾列添加对应于所述目标输出数据数目一半的输出1dmux2模块；
35、连接模块，所述连接模块于所述中间变量矩阵的其余各列中依照所述发散连接目标数添加对应数量的所述1dmux2模块，并依照所述发散连接目标数将所述1dmux2模块分别连接至下一个层级的所述1dmux本文档来自技高网...
【技术保护点】
1.一种译码电路的设计方法，其特征在于，包括：
2.根据权利要求1所述的设计方法，其特征在于，所述步骤S2中，生成所述译码阵列层级的方法包括：
3.根据权利要求1所述的设计方法，其特征在于，所述步骤S3包括：
4.根据权利要求2所述的设计方法，其特征在于，所述发散连接目标数为2次。
5.根据权利要求3所述的设计方法，其特征在于，所所述1DMUX2模块的分支包括第一类1DMUX2模块分支和第二类1DMUX2模块分支；
6.根据权利要求5所述的设计方法，其特征在于，所述步骤S33中，在添加所述1DMUX2模块时，将所述第一类1DMUX2模块分支与所述第二类1DMUX2模块分支间隔2的所述中间变量矩阵列编号次幂设置，或者，将所述第一类1DMUX2模块分支设置于所述中间变量矩阵列中编号较小的半数有效元素，将所述第二类1DMUX2模块分支设置为所述中间变量矩阵列中编号较大的半数有效元素。
7.根据权利要求2所述的设计方法，其特征在于，所述步骤S4包括：
8.一种译码电路的设计系统，其特征在于，用于实施如权利
9.根据权利要求8所述的设计系统，其特征在于，所述译码结构生成模块包括：
10.根据权利要求8所述的设计系统，其特征在于，所述设计输出模块包括：
...【技术特征摘要】
1.一种译码电路的设计方法，其特征在于，包括：
2.根据权利要求1所述的设计方法，其特征在于，所述步骤s2中，生成所述译码阵列层级的方法包括：
3.根据权利要求1所述的设计方法，其特征在于，所述步骤s3包括：
4.根据权利要求2所述的设计方法，其特征在于，所述发散连接目标数为2次。
5.根据权利要求3所述的设计方法，其特征在于，所所述1dmux2模块的分支包括第一类1dmux2模块分支和第二类1dmux2模块分支；
6.根据权利要求5所述的设计方法，其特征在于，所述步骤s33中，在添加所述1dmux2模块时，将所述第一类1dmux2模块...
【专利技术属性】
技术研发人员：许勇兵，
申请(专利权)人：裕太微电子股份有限公司，
类型：发明
国别省市：
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