【技术实现步骤摘要】
本专利技术属于超大规模集成电路可测性设计领域，尤其是一种用于对芯粒进行测试的通用测试芯粒。
技术介绍
1、半个世纪以来，摩尔定律一直引领着集成电路产业的发展，推动了晶体管密度的持续提升。然而，从22nm工艺制程开始，每代技术的成本急剧增加，芯片设计成本随着工艺节点的减小呈指数级增加。近年来，随着晶体管尺寸逼近物理极限，工艺节点进步的花费已经变得难以承受，同时芯片性能的提升也变得不再明显，摩尔定律逐渐接近极限。芯粒技术凭借其独特的优势正成为当今集成电路产业发展的主要趋势，其最显著的优势之一是低成本，通过允许每个芯粒采用不同工艺和设计方法，可以有选择性地降低制造成本；同时，芯粒技术能够进行多个芯粒的异构集成，进一步提升了整体集成度，使得芯片性能得到大幅提升；此外，芯粒技术生产周期短，模块化的设计方式使得每个芯粒都能独立进行设计、生产和测试，加速了产品的迭代速度。这些特性使芯粒技术成为应对摩尔定律逐渐趋于极限、工艺成本不断上升的有效手段，为集成电路产业的未来发展提供了新思路。
2、芯粒技术在推广应用过程中面临着诸多问题，其中测试在面对复杂异构芯粒集成系统以及测试资源限制等挑战时变得尤为复杂。芯粒集成采用高度复杂的多芯粒堆叠结构，如2.5d和3d封装等，使得每个芯粒都需要定制化的测试方案以确保整个系统的稳定性；异构芯粒集成系统中，来自不同厂商的芯粒具有各异的测试方案，管理不同芯粒的测试资源成为一大挑战；同时，由于芯粒的高集成度和测试引脚数量的限制，测试资源变得紧张。
3、现有技术中提出了一种灵活可配置模块，采用双
技术实现思路
1、专利技术目的：本专利技术的目的是提供一种通用的测试芯粒，能够将待测芯粒系统所需共享的测试资源嵌入其中，为芯粒系统提供全面、灵活、高效的测试支持，解决现有技术中需要在每个待测芯粒中添加测试电路、定制不同测试方案导致测试的通用性和灵活性较差的问题。
2、技术方案：本专利技术所述的通用测试芯粒，用于对m个待测芯粒进行测试，m为正整数，所述测试芯粒包括：
3、芯粒测试控制电路模块，与所述待测芯粒和测试数据分发电路模块、存储器测试配置电路模块、芯粒测试接口电路模块连接，用于接收外部的jtag信号并对所述待测芯粒的jtag信号进行配置，为所述待测芯粒提供测试数据、配置测试模式，以及为存储器测试配置电路模块、芯粒测试接口电路模块和所述待测芯粒提供配置信号；
4、测试数据分发电路模块，与芯粒测试控制电路模块和芯粒测试接口电路模块连接，包括n个测试数据通道，n为正整数，用于从测试数据总线分发每个所述待测芯粒所需的测试数据，以加载或卸载所述测试数据通道；
5、存储器测试配置电路模块，与所述待测芯粒的存储器和芯粒测试控制电路模块连接，用于为所述待测芯粒的存储器提供测试电路，自动生成测试矢量；
6、芯粒测试接口电路模块，与所述待测芯粒和芯粒测试控制电路模块、测试数据分发电路模块连接，用于将所述测试数据通道连接为单链，通过芯粒测试接口为所述待测芯粒在上下左右任意方向传输所述测试数据。
7、进一步地，所述芯粒测试控制电路模块包括测试状态控制电路单元、测试指令电路单元、测试子接口控制电路单元和测试数据电路单元；
8、所述测试状态控制电路单元包括有限状态机，用于在不同的测试周期，相应的寄存器使能信号生效，将所述寄存器使能信号传输到测试子接口控制电路单元和测试指令电路单元；
9、所述测试指令电路单元包括多位指令寄存器，每一种测试编码对应一个测试指令，测试指令电路单元用于接收来自测试状态控制电路单元的所述寄存器使能信号，生成相应的测试指令使能信号，将所述测试指令使能信号发送至测试数据电路；
10、所述测试子接口控制电路单元用于接收外部的jtag信号并对所述待测芯粒的jtag信号进行配置，向外部输出测试响应，以及用于将测试数据链串为单链；
11、所述测试数据电路单元包括若干寄存器，用于根据所述测试指令使能信号，为相应的测试子接口控制电路单元、存储器测试配置电路模块、通用芯粒测试接口电路模块提供配置信号；所述测试数据电路单元还包括ijtag网络，用于为测试数据分发电路模块提供配置信号。
12、进一步地，测试数据电路单元中，所述ijtag网络为3层sib-tdr结构；
13、第一层包括m+1个sib，连接为菊花链结构，其中m个sib_m用于控制开启或关闭单个或多个芯粒的测试，sib0用于控制传输测试数据分发电路模块的共用配置信息tdr的开关；
14、第二层包括多个sib，第一层的sib_m单独控制第二层的q个sib_q，q为一个测试芯粒的测试通道总数目，第一层的sib0控制第二层的sib00；
15、第三层包括多个tdr，第二层每个sib单独控制一个多位tdr，第二层的sib00控制的一个多位tdr用于加载测试数据分发电路模块的共用配置信息，其余的多位tdr为测试数据分发电路模块提供数据包初始读取信息。
16、进一步地，所述测试数据电路单元包括测试路径配置寄存器、存储器测试配置寄存器、通用芯粒测试接口寄存器，测试路径配置寄存器、存储器测试配置寄存器和通用芯粒测试接口寄存器均为多位tdr，分别用于为测试子接口控制电路、存储器测试配置电路、通用芯粒测试接口电路提供配置信号。
17、进一步地，所述测试路径配置寄存器包括2m+1位具有捕获、移位、更新功能的数据寄存器，用于提供选择下一个芯粒测试、提前设置下一个芯粒测试状态初始值以及在其他测试指令下保持配置信号不变的配置信号；
18、所述测试路径配置电路将选择下一个芯粒测试以及提前设置下一个芯粒测试状态初始值的配置信号传入所述测试子接口控制电路单元，用于对所述待测芯粒的jtag信号进行配置。
19、进一步地，所述测试子接口控制电路单元，将测试数据链串为菊花链；根据所述测试路径配置寄存器发来的选择下一个芯粒测试的配置信号，将当前进行测试的待测芯粒串为单链；根据所述测试路径配置寄存器发来的提前设置下一个芯粒测试状态初始值的配置信号，将当前不进行测试的待测芯粒设置为复位或保持状态。
20、进一步地，所述测试数据分发电路模块包括m个测试数据分发主机，每个所述芯粒测试接口与一个所述测试数据分发主机连接；...
【技术保护点】
1.一种通用测试芯粒，其特征在于，用于对M个待测芯粒进行测试，M为正整数，所述测试芯粒包括：
2.根据权利要求1所述的通用测试芯粒，其特征在于，所述芯粒测试控制电路模块包括测试状态控制电路单元、测试指令电路单元、测试子接口控制电路单元和测试数据电路单元；
3.根据权利要求2所述的通用测试芯粒，其特征在于，测试数据电路单元中，所述IJTAG网络为3层SIB-TDR结构；
4.根据权利要求2所述的通用测试芯粒，其特征在于，所述测试数据电路单元包括测试路径配置寄存器、存储器测试配置寄存器、通用芯粒测试接口寄存器，测试路径配置寄存器、存储器测试配置寄存器和通用芯粒测试接口寄存器均为多位TDR，分别用于为测试子接口控制电路、存储器测试配置电路、通用芯粒测试接口电路提供配置信号。
5.根据权利要求4所述的通用测试芯粒，其特征在于，所述测试路径配置寄存器包括2M+1位具有捕获、移位、更新功能的数据寄存器，用于提供选择下一个芯粒测试、提前设置下一个芯粒测试状态初始值以及在其他测试指令下保持配置信号不变的配置信号；
6.根据权利要求5所述
7.根据权利要求1所述的通用测试芯粒，其特征在于，所述测试数据分发电路模块包括M个测试数据分发主机，每个所述芯粒测试接口与一个所述测试数据分发主机连接；
8.根据权利要求1所述的通用测试芯粒，其特征在于，所述存储器测试配置电路模块包括主控制器、次控制器、测试数据生成电路和比较器；
9.根据权利要求1所述的通用测试芯粒，其特征在于，在使用测试数据总线进行测试数据传输时，所述芯粒测试接口电路模块配置为自下向上或自上向下传输。
10.利用权利要求1-9任一项所述通用测试芯粒对芯粒进行测试的方法，其特征在于，包括如下步骤：
...【技术特征摘要】
1.一种通用测试芯粒，其特征在于，用于对m个待测芯粒进行测试，m为正整数，所述测试芯粒包括：
2.根据权利要求1所述的通用测试芯粒，其特征在于，所述芯粒测试控制电路模块包括测试状态控制电路单元、测试指令电路单元、测试子接口控制电路单元和测试数据电路单元；
3.根据权利要求2所述的通用测试芯粒，其特征在于，测试数据电路单元中，所述ijtag网络为3层sib-tdr结构；
4.根据权利要求2所述的通用测试芯粒，其特征在于，所述测试数据电路单元包括测试路径配置寄存器、存储器测试配置寄存器、通用芯粒测试接口寄存器，测试路径配置寄存器、存储器测试配置寄存器和通用芯粒测试接口寄存器均为多位tdr，分别用于为测试子接口控制电路、存储器测试配置电路、通用芯粒测试接口电路提供配置信号。
5.根据权利要求4所述的通用测试芯粒，其特征在于，所述测试路径配置寄存器包括2m+1位具有捕获、移位、更新功能的数据寄存器，用于提供选择下一个芯粒测试、提前设置下一个芯粒测试状态初始值以及在其他测试指令下保...
【专利技术属性】
技术研发人员：蔡志匡，刘小婷，张鲁萍，王子轩，徐彬彬，孙海燕，刘璐，郭宇锋，
申请(专利权)人：南京邮电大学，
类型：发明
国别省市：
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