【技术实现步骤摘要】
本专利技术属于窄带雷达目标识别领域，涉及一种窄带雷达目标识别系统，具体涉及一种基于fpga的深度特征融合网络窄带雷达目标识别系统。
技术介绍
1、雷达目标识别需要从目标的雷达回波中提取目标的相关信息标志和稳定特征以判明其属性。窄带低分辨雷达横向和纵向尺寸的分辨能力大于一般远大于目标尺寸，目标被近似表示为“点”目标，无法提取目标精细结构，但是可以提取许多特有属性层次下的特征，此类特征是窄带雷达目标识别的重要支撑。
2、窄带雷达目标识别广泛应用于空中机动目标的快速识别场景，由于空中机动目标速度快、机动性高，以及该场景下硬件平台的存储空间紧张且要求体积小、功耗低，因此在确保窄带雷达目标识别系统的准确性和可靠性的基础上，还要求系统具有小型化、低时延、低功耗的特点。
3、传统窄带雷达目标识别方法多采用统计分析方法构建概率模型，然后基于概率模型对目标时域、频域、多普勒域等浅层特征直接进行融合，最后基于所融合特征实现目标分类。但其通常利用简单的统计分析方法直接对浅层特征进行组合，不能提取对目标更具表征性的深层特征，而浅层特征可分性较为局限，较难全面反映目标的内在信息，致使其识别准确率有限。基于深度学习的窄带雷达目标识别方法能够用较少的代价处理相对更复杂的情况，其具备强大的深层特征表征能力可以极大的提高识别精度。但相比于传统窄带雷达目标识别方法，基于深度学习的窄带雷达目标识别方法需要较大的数据存储和计算开销，因此在其实际部署过程中，对硬件平台的性能也提出了较高的要求。
4、例如申请公布号cn117079034
技术实现思路
1、本专利技术的目的在于克服上述现有技术存在的缺陷，提出了一种基于fpga的深度特征融合网络窄带雷达目标识别系统，旨在保证分类准确率和可靠性同时，有效降低系统的功耗和时延。
2、为实现上述目的，本专利技术采取的技术方案包括部署在硬件平台上的深度特征融合网络，所述硬件平台采用包括处理器系统端ps和可编程逻辑端pl的fpga；所述深度特征融合网络为设置在pl处的加速器ip核，包括编码模块单元及与其级联且并行排布的解码模块单元和全连接模块单元，以及设置在编码模块单元与解码模块单元和全连接模块单元之间的axi接口模块；其中：
3、所述编码模块单元，包括级联的输入特征缓存模块和多个编码模块，每个编码模块包括级联的且输出端各连接有乒乓缓冲模块的一维卷积加速模块、池化模块和注意力机制模块，所述一维卷积加速模块和注意力机制模块的输入端还各连接有一个权重缓存模块；
4、所述解码模块单元，包括级联的多个解码模块和一个重构误差模块，每个解码模块包括级联的且输出端各连接有乒乓缓冲模块的上采样模块和一维卷积加速模块，所述一维卷积加速模块的输入端还连接有权重缓存模块；
5、所述全连接模块单元，包括级联的多个全连接模块，每个全连接模块包括级联的乒乓缓冲模块和全连接加速模块，所述全连接加速模块的输入端还连接有权重缓存模块。
6、作为优化，所述处理器系统端ps，包括处理器和与其交互的存储器；所述处理器，用于对通过uart串口接收的窄带雷达特征数据进行预处理、对加速器ip核的状态进行控制、对加速器ip核输出结果进行后处理并通过uart串口输出处理结果；所述存储器，用于对深度特征融合网络的权重数据和处理器的处理数据进行缓存。
7、作为优化，所述编码模块单元，其中：
8、所述输入特征缓存模块，用于对axi接口模块输入的窄带雷达特征数据进行缓存；
9、所述一维卷积加速模块，用于对编码模块输入的特征进行快速一维卷积及激活运算，包括级联的padding模块、dsp阵列模块和激活计算模块，以及与dsp阵列模块连接的weight单元和bias单元；其中padding模块，用于对输入特征边缘进行零填充；dsp阵列模块，包括m×n个dsp单元，用于对padding模块输出的特征与weight单元、bias单元中的数值进行并行乘加运算；激活计算模块，用于对dsp阵列模块的输出进行relu或prelu激活计算；其中m、n分别表示输出特征尺寸维度的并行度、输出特征通道维度的并行度；
10、所述池化模块，用于对与其输入端连接的乒乓缓冲模块输出的特征进行最大池化计算；
11、所述注意力机制模块，用于对池化模块输出端级联的乒乓缓冲模块输出的特征进行多维度特征提取，包括级联的空间注意力机制模块和通道注意力机制模块；空间注意力机制包括并行排布的两个池化模块及与其输出端级联的全连接加速模块，其中两个池化模块分别用于全局平均池化计算和全局最大池化计算；通道注意力机制模块，包括并行排布的两个池化模块及与其输出端级联的一维卷积加速模块，其中两个池化模块分别用于全局平均池化计算和全局最大池化计算；
12、所述乒乓缓冲模块，用于与其输入端连接的一维卷积加速模块、池化模块或注意力机制模块输出的数据进行缓冲；
13、所述权重缓存模块，通过可编程逻辑端内部的bram资源创建，用于对加速器ip核中的权重参数进行缓存。
14、作为优化，所述dsp阵列模块，其规模由一维卷积加速模块端口的参数确定。
15、作为优化，所述解码模块单元，其中：
16、所述重构误差模块，用于对与其输入端连接的解码模块输出的重构特征数据与axi接口模块输入的原始特征进行均方误差统计，以获取重构误差；
17、所述上采样模块，用于对解码模块的输入特征进行上采样。
18、作为优化，所述全连接模块单元，其中全连接加速模块，用于对乒乓缓冲模块输出的特征进行快速全连接及激活运算，该全连接加速模块包括级联的dsp计算单元和激活计算模块，以及与dsp计算单元连接的weight单元和bias单元；dsp计算单元，包括n个dsp单元，用于对全连接加速模块输入的特征与weight单元、bias单元中的数值进行并行乘加运算，激活计算模块用于对ds本文档来自技高网...
【技术保护点】
1.一种基于FPGA的深度特征融合网络窄带雷达目标识别系统，包括部署在硬件平台上的深度特征融合网络，其特征在于，所述硬件平台采用包括处理器系统端PS和可编程逻辑端PL的FPGA；所述深度特征融合网络为设置在PL处的加速器IP核，包括编码模块单元及与其级联且并行排布的解码模块单元和全连接模块单元，以及设置在编码模块单元与解码模块单元和全连接模块单元之间的AXI接口模块；其中：
2.根据权利要求1所述的系统，其特征在于，所述处理器系统端PS，包括处理器和与其交互的存储器；所述处理器，用于对通过Uart串口接收的窄带雷达特征数据进行预处理、对加速器IP核的状态进行控制、对加速器IP核输出结果进行后处理并通过Uart串口输出处理结果；所述存储器，用于对深度特征融合网络的权重数据和处理器的处理数据进行缓存。
3.根据权利要求1所述的系统，其特征在于，所述编码模块单元，其中：
4.根据权利要求3所述的系统，其特征在于，所述DSP阵列模块，其规模由一维卷积加速模块端口的参数确定。
5.根据权利要求4所述的系统，其特征在于，所述解码模块单元，其中：
6.根据权利要求5所述的系统，其特征在于，所述全连接模块单元，其中全连接加速模块，用于对乒乓缓冲模块输出的特征进行快速全连接及激活运算，该全连接加速模块包括级联的DSP计算单元和激活计算模块，以及与DSP计算单元连接的weight单元和bias单元；DSP计算单元，包括N个DSP单元，用于对全连接加速模块输入的特征与weight单元、bias单元中的数值进行并行乘加运算，激活计算模块用于对DSP计算单元的输出进行Relu激活计算；其中N代表输出特征尺寸维度的并行度。
7.根据权利要求5所述的系统，其特征在于，所述DSP计算单元，其规模由全连接加速模块端口的参数确定。
8.根据权利要求1所述的系统，其特征在于，所述AXI接口模块，用于通过对处理器和加速器IP核中编码模块单元、解码模块单元和全连接模块单元的处理信息进行传输，并对编码模块单元、解码模块单元和全连接模块单元状态和功能信息进行存储。
...【技术特征摘要】
1.一种基于fpga的深度特征融合网络窄带雷达目标识别系统，包括部署在硬件平台上的深度特征融合网络，其特征在于，所述硬件平台采用包括处理器系统端ps和可编程逻辑端pl的fpga；所述深度特征融合网络为设置在pl处的加速器ip核，包括编码模块单元及与其级联且并行排布的解码模块单元和全连接模块单元，以及设置在编码模块单元与解码模块单元和全连接模块单元之间的axi接口模块；其中：
2.根据权利要求1所述的系统，其特征在于，所述处理器系统端ps，包括处理器和与其交互的存储器；所述处理器，用于对通过uart串口接收的窄带雷达特征数据进行预处理、对加速器ip核的状态进行控制、对加速器ip核输出结果进行后处理并通过uart串口输出处理结果；所述存储器，用于对深度特征融合网络的权重数据和处理器的处理数据进行缓存。
3.根据权利要求1所述的系统，其特征在于，所述编码模块单元，其中：
4.根据权利要求3所述的系统，其特征在于，所述dsp阵列模块，其规模由一维卷积加速模块端口的参数确定。<...
【专利技术属性】
技术研发人员：刘峥，徐寒铮，杨洪飞，谢荣，郭泽坤，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。