【技术实现步骤摘要】
本专利技术属于集成电路设计中的模数转换器(adc)电路，特别涉及多通道时间交织模数转换器(time-interleavedadc)的电路，具体涉及一种消除差分输入信号共模分量的预采样保持缓冲器。
技术介绍
1、多通道时间交织模数转换器(adc)架构通常适用于高速高精度adc的应用场景，例如5g射频芯片，超宽带接收机，相控阵雷达，电子战之类。这些场景对于adc的转换精度要求通常在12bit以上，而采样率要求达到几gsps，因此除了采用多通道时间交织提升采样率外，此类adc的子通道adc通常也是高速adc，其主要架构为流水线adc以及流水线逐次逼近型adc。
2、由于多通道时间交织adc的各个子通道adc间的采样时钟存在较大的延时误差，这个误差会导致各个子通道adc的实际采样信号产生与延时误差以及信号相关的采样误差，它最终会非常大的限制此类adc的信噪失真比(sndr)。业界通常将预采样保持缓冲器作为前端缓冲器和预采样保持电路用于多通道时间交织模数转换器中来解决上述问题。本专利技术实施例中一种传统预采样保持缓冲器的电路结构如图1所示，由输入级缓冲器和输出级缓冲器，预采样开关sw以及预采样电容cs组成；其中输入级缓冲器即缓冲器1的输入分别连接差分输入信号vip和vin，信号vip经过缓冲器1后输出至第一预采样开关sw1，信号vin经过缓冲器1后输出至第二预采样开关sw2，sw1的另一端连接第一预采样电容cs1的下极板，sw2的另一端连接第二预采样电容cs2的下极板，cs1的下极板通过第三预采样开关sw3接地，cs2的下极板
3、图2是本专利技术实施例中预采样保持缓冲器的工作原理示意图。图2中上半部分的正弦波信号为差分输入信号(vip-vin)，下半部分的波形为差分预采样保持信号(vop-von)，它是基于采样保持电容下极板采样架构的采样保持信号。具体分为采样和保持两个阶段，在采样阶段，信号在采样保持电容下极板完成采样后翻转到上极板，在保持阶段，信号在上极板保持不再变化。
4、理想的adc差分输入信号的共模分量为0；但是在实际应用场景中，由于各种非理想因素导致的信号不平衡(相位不平衡或者幅度不平衡)，adc差分输入信号的共模分量并不为0。特别地，输入信号的带宽越大，信号不平衡越严重，共模分量也越大。输入信号的共模分量会对adc的模块性能造成影响(主要是比较器模块和放大器模块)，这个问题对于使用宽带余量放大器的流水线adc或者流水线逐次逼近adc更为严重，其原因是共模信号通常会造成宽带余量放大器的谐波失真，进而影响adc的信噪失真比。
5、因此在高速adc的设计中，考虑差分信号的共模分量影响是主要的设计挑战之一，目前应对这个问题的解决方式主要是以下两种：第一种方式通过使用高共模抑制比的adc前级放大器配合整个信号链路严格的差分匹配设计来保证adc差分信号输入的共模分量接近0。第二种方式是在adc设计中准确建模实际应用场景下adc差分信号输入的共模分量，并基于此模型完成adc比较器和余量放大器的设计，使得adc在该共模分量下的性能不受影响。上述两种方式本身都是有挑战性的解决办法，并且解决共模分量的影响会产生相当大的代价(主要是功耗和谐波性能)。
技术实现思路
1、本专利技术的目的是为了克服已有技术的不足之处，提出目的提出一种消除差分输入信号共模分量的预采样保持缓冲器。本专利技术可有效消除adc差分输入信号的共模分量，对adc不引入额外的代价，易于实现。
2、本专利技术实施例提出一种消除差分输入信号共模分量的预采样保持缓冲器，包括：作为输入级缓冲器的缓冲器1、作为输出级缓冲器的缓冲器2、6个预采样开关、2个预采样电容、缓冲器3及2个大小一样的电阻；其中，所述缓冲器1的输入分别连接差分输入信号vip和vin，信号vip经过所述缓冲器1后输出至第一预采样开关sw1，信号vin经过所述缓冲器1后输出至第二预采样开关sw2，sw1的另一端连接第一预采样电容cs1的下极板，sw2的另一端连接第二预采样电容cs2的下极板，所述cs1的下极板通过第三预采样开关sw3接地，所述cs2的下极板通过第四预采样开关sw4接地，所述cs1的上极板通过第五预采样开关sw5连接所述缓冲器3的输出，所述cs2的上极板通过第六预采样开关sw6连接所述缓冲器3的输出，所述缓冲器3的输入分别连接所述2个大小一样的电阻，该2个电阻中一个电阻的另一端连接信号vip，另一个电阻的另一端连接信号vin，所述缓冲器3输出共模信号(vip+vin)/2；所述cs1的上极板和所述cs2的上极板还分别连接所述缓冲器2的输入，所述缓冲器2分别输出对应于输入信号vip的输出信号vop和对应于输入信号vin的输出信号von；预采样开关sw1、sw2、sw5和sw6分别连接第一控制时钟clk，sw3和sw4分别连接第二控制时钟clkb，其中clkb为clk的反相。
3、在本专利技术的一个具体实施例中，所述缓冲器3为所述缓冲器1的镜像。
4、在本专利技术的一个具体实施例中，所述预采样保持缓冲器的工作原理如下：
5、在预采样阶段，由clk控制的预采样开关sw1、sw2、sw5和sw6闭合，由clkb控制的预采样开关sw3和sw4断开，两个预采样电容的上、下极板同时对差分输入信号进行采样，其中cs1的下极板采样信号vin，cs2的下极板采样信号vip，两个上极板同时采样由缓冲器3输出的共模信号(vip+vin)/2；
6、预采样阶段结束后，由clk控制的预采样开关sw1、sw2、sw5和sw6断开，由clkb控制的预采样开关sw3和sw4闭合，cs1的下极板的电压从vin切到地，cs2的本文档来自技高网...
【技术保护点】
1.一种消除差分输入信号共模分量的预采样保持缓冲器，其特征在于，包括：作为输入级缓冲器的缓冲器1、作为输出级缓冲器的缓冲器2、6个预采样开关、2个预采样电容、缓冲器3及2个大小一样的电阻；其中，所述缓冲器1的输入分别连接差分输入信号Vip和Vin，信号Vip经过所述缓冲器1后输出至第一预采样开关sw1，信号Vin经过所述缓冲器1后输出至第二预采样开关sw2，sw1的另一端连接第一预采样电容Cs1的下极板，sw2的另一端连接第二预采样电容Cs2的下极板，所述Cs1的下极板通过第三预采样开关sw3接地，所述Cs2的下极板通过第四预采样开关sw4接地，所述Cs1的上极板通过第五预采样开关sw5连接所述缓冲器3的输出，所述Cs2的上极板通过第六预采样开关sw6连接所述缓冲器3的输出，所述缓冲器3的输入分别连接所述2个大小一样的电阻，该2个电阻中一个电阻的另一端连接信号Vip，另一个电阻的另一端连接信号Vin，所述缓冲器3输出共模信号(Vip+Vin)/2；所述Cs1的上极板和所述Cs2的上极板还分别连接所述缓冲器2的输入，所述缓冲器2分别输出对应于输入信号Vip的输出信号Vop和对应于输
2.根据权利要求1所述的预采样保持缓冲器，其特征在于，所述缓冲器3为所述缓冲器1的镜像。
3.根据权利要求1所述的预采样保持缓冲器，其特征在于，所述预采样保持缓冲器的工作原理如下：
...【技术特征摘要】
1.一种消除差分输入信号共模分量的预采样保持缓冲器，其特征在于，包括：作为输入级缓冲器的缓冲器1、作为输出级缓冲器的缓冲器2、6个预采样开关、2个预采样电容、缓冲器3及2个大小一样的电阻；其中，所述缓冲器1的输入分别连接差分输入信号vip和vin，信号vip经过所述缓冲器1后输出至第一预采样开关sw1，信号vin经过所述缓冲器1后输出至第二预采样开关sw2，sw1的另一端连接第一预采样电容cs1的下极板，sw2的另一端连接第二预采样电容cs2的下极板，所述cs1的下极板通过第三预采样开关sw3接地，所述cs2的下极板通过第四预采样开关sw4接地，所述cs1的上极板通过第五预采样开关sw5连接所述缓冲器3的输出，所述cs2的上极板通过第六预采样开关sw6连接所述缓冲器3的输出，所...
【专利技术属性】
技术研发人员：郭啸峰，陈润，陈振骐，陈勇刚，
申请(专利权)人：深圳市纽瑞芯科技有限公司，
类型：发明
国别省市：
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