【技术实现步骤摘要】
本申请涉及显示，具体涉及一种栅极驱动电路及显示面板。
技术介绍
1、阵列基板行驱动(gate-driver on array，简称goa)技术，是利用薄膜晶体管阵列(array)的制程来将栅极驱动电路制作在薄膜晶体管阵列基板上的技术，以实现逐行扫描的驱动方式。栅极驱动电路包括多级级联的栅极驱动单元。
2、现有的栅极驱动单元中的晶体管容易受寄生电容等影响，从而影响上拉节点的电位，导致现有的栅极驱动电路的稳定性较差。
技术实现思路
1、本申请的实施例的目的在于提供一种栅极驱动电路及显示面板，该显示面板中的栅极驱动电路的稳定性较高。
2、一方面，本申请的实施例提供一种栅极驱动电路，包括多级级联的栅极驱动单元，所述栅极驱动单元包括上拉控制模块、输出模块、下拉模块、下拉维持模块、第一参考低电平信号输入端、第二参考低电平信号输入端以及位于所述上拉控制模块与所述输出模块之间的线路中的上拉节点，所述上拉控制模块包括上拉控制晶体管，所述上拉控制晶体管与所述上拉节点电连接，所述上拉控制晶体管用于拉高所述上拉节点的电位；所述输出模块包括扫描信号输出晶体管，所述扫描信号输出晶体管与所述上拉节点电连接，所述扫描信号输出晶体管用于在所述上拉节点的电位的控制下输出本级扫描信号；所述下拉模块与所述上拉节点、所述第一参考低电平信号输入端以及所述上拉维持模块电连接，所述下拉模块用于将所述上拉节点的电位拉低至所述第一餐卡低电平信号输入端输入的第一参考低电平信号的电位；所述下拉维持模块与所述上拉节
3、可选地，在本申请的一些实施例中，所述扫描信号输出晶体管的沟道长度介于12000微米至33000微米之间。
4、可选地，在本申请的一些实施例中，所述下拉模块包括第一下拉晶体管和第二下拉晶体管；所述第一下拉晶体管的第一电极与所述第二下拉晶体管的第一电极以及所述上拉节点电连接，所述第一下拉晶体管的第二电极与所述第二下拉晶体管的第二电极以及第一参考低电平信号输入端电连接，所述第一下拉晶体管的栅极与第一控制信号输入端电连接，所述第二下拉晶体管的栅极与第二控制信号端电连接，所述第一下拉晶体管和所述第二下拉晶体管用于拉低所述上拉节点的电位；所述第一下拉晶体管的沟道长度与所述第二下拉晶体管的沟道长度之和大于或者等于所述上拉控制晶体管的沟道长度。
5、可选地，在本申请的一些实施例中，所述下拉模块包括第三下拉晶体管，所述第三下拉晶体管的第一电极与所述第二下拉晶体管的第一电极以及所述上拉节点电连接，所述第三下拉晶体管的第二电极与所述第二下拉晶体管的第二电极以及第一参考低电平信号输入端电连接；所述第三下拉晶体管的沟道长度与所述第一下拉晶体管的沟道长度以及所述第二下拉晶体管的沟道长度之和大于或者等于所述上拉控制晶体管的沟道长度。
6、可选地，在本申请的一些实施例中，所述第一下拉晶体管的沟道长度与所述第二下拉晶体管的沟道长度之和与所述上拉控制晶体管的沟道长度的比值介于1:1至1.4:1之间；或者，所述第一下拉晶体管的沟道长度与所述第三下拉晶体管的沟道长度之和与所述上拉控制晶体管的沟道长度的比值介于1:1至1.4:1之间。
7、可选地，在本申请的一些实施例中，所述下拉维持模块包括第一下拉维持晶体管、第二下拉维持晶体管、第三下拉维持晶体管以及第四下拉维持晶体管；所述第一下拉维持晶体管的栅极以及第一电极与第一时钟信号输入端电连接，所述第一下拉维持晶体管的第二电极与第二下拉维持晶体管的第一电极电连接；所述第二下拉维持晶体管的栅极与所述上拉节点电连接，所述第二下拉维持晶体管的第二电极与第二参考低电平信号输入端电连接；所述第三下拉维持晶体管的第一电极与所述第一时钟信号输入端电连接，所述第三下拉维持晶体管的栅极与所述第三下拉晶体管的第二电极电连接，所述第三下拉维持晶体管的第二电极与所述第四下拉维持晶体管的第一电极电连接；所述第四下拉维持晶体管的栅极与所述上拉节点电连接，所述第四下拉维持晶体管的第二电极与所述第二参考低电平信号输入端电连接，所述第一下拉维持晶体管、所述第二下拉维持晶体管、所述第三下拉维持晶体管以及所述第四下拉维持晶体管用于使所述上拉节点的电位保持在低电位；所述第一下拉维持晶体管的沟道长度与所述第二下拉维持晶体管的沟道长度的比值介于1:4至1:8之间。
8、可选地，在本申请的一些实施例中，流经所述第四下拉维持晶体管的第二电极的电流值与流经所述第三下拉维持晶体管的第二电极的电流值的比值等于向所述第四下拉维持晶体管的栅极施加的电压值与向所述第四下拉维持晶体管的第二电极施加的电压值的差值和向所述第三下拉维持晶体管的栅极施加的电压值与向所述第三下拉维持晶体管的第二电极施加的电压值的差值的比值的m倍，m为大于4的正整数。
9、可选地，在本申请的一些实施例中，所述下拉维持模块包括第五下拉维持晶体管以及第六下拉维持晶体管；所述第五下拉维持晶体管的栅极与上x级栅极驱动单元的上拉节点电连接，所述第五下拉维持晶体管的第一电极与所述第一下拉维持晶体管的第二电极电连接，所述第五下拉维持晶体管的第二电极与所述第二参考低电平信号输入端电连接，x为大于或者等于1的正整数；所述第六下拉维持晶体管的栅极与所述上x级栅极驱动单元的上拉节点电连接，所述第六下拉维持晶体管的第一电极与所述第三下拉维持晶体管的第二电极电连接，所述第六下拉维持晶体管的第二电极与所述第二参考低电平信号输入端电连接；所述第一下拉维持晶体管的沟道长度等于所述第五下拉维持晶体管的沟道长度，所述第二下拉维持晶体管的沟道长度等于所述第六下拉维持晶体管的沟道长度。
10、可选地，在本申请的一些实施例中，所述第一下拉维持晶体管与所述第三下拉维持晶体管导通期间，所述第三下拉维持晶体管的栅极与所述第三下拉维持晶体管的第二电极的电压值介于24.52伏至26.84伏之间。
11、另一方面，本申请提供一种显示面板，包括多个像素单元以及如上所述的栅极驱动电路，所述栅极驱动电路与多个所述像素单元电连接。
12、本申请的实施例提供的栅极驱动电路和显示面板中，通过设置上拉控制晶体管的沟道长度与扫描信号输出晶体管的沟道长度的比值介于1:8至1:12之间，使得上拉节点的电位、扫描信号从高电位切换至低电位所需的时间、像素的充电率以及栅极驱动单元中的电容电阻值均处于最佳区间，从而提高了栅极驱动电路的稳定性。
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1.一种栅极驱动电路，其特征在于，包括多级级联的栅极驱动单元，所述栅极驱动单元包括上拉控制模块、输出模块、下拉模块、下拉维持模块、第一参考低电平信号输入端、第二参考低电平信号输入端以及位于所述上拉控制模块与所述输出模块之间的线路中的上拉节点；
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述扫描信号输出晶体管的沟道长度介于12000微米至33000微米之间。
3.根据权利要求1所述的栅极驱动电路，其特征在于，所述下拉模块包括第一下拉晶体管和第二下拉晶体管；
4.根据权利要求3所述的栅极驱动电路，其特征在于，所述下拉模块包括第三下拉晶体管，所述第三下拉晶体管的第一电极与所述第二下拉晶体管的第一电极以及所述上拉节点电连接，所述第三下拉晶体管的第二电极与所述第二下拉晶体管的第二电极以及第一参考低电平信号输入端电连接；
5.根据权利要求3或4所述的栅极驱动电路，其特征在于，所述第一下拉晶体管的沟道长度与所述第二下拉晶体管的沟道长度之和与所述上拉控制晶体管的沟道长度的比值介于1:1至1.4:1之间；
6.根据权利要求1所述的
7.根据权利要求6所述的栅极驱动电路，其特征在于，流经所述第四下拉维持晶体管的第二电极的电流值与流经所述第三下拉维持晶体管的第二电极的电流值的比值等于向所述第四下拉维持晶体管的栅极施加的电压值与向所述第四下拉维持晶体管的第二电极施加的电压值的差值和向所述第三下拉维持晶体管的栅极施加的电压值与向所述第三下拉维持晶体管的第二电极施加的电压值的差值的比值的M倍，M为大于4的正整数。
8.根据权利要求6所述的栅极驱动电路，其特征在于，所述下拉维持模块包括第五下拉维持晶体管以及第六下拉维持晶体管；
9.根据权利要求6所述的栅极驱动电路，其特征在于，所述第一下拉维持晶体管与所述第三下拉维持晶体管导通期间，所述第三下拉维持晶体管的栅极与所述第三下拉维持晶体管的第二电极的电压值介于24.52伏至26.84伏之间。
10.一种显示面板，其特征在于，包括多个像素单元以及如权利要求1-9任一项所述的栅极驱动电路，所述栅极驱动电路与多个所述像素单元电连接。
...【技术特征摘要】
1.一种栅极驱动电路，其特征在于，包括多级级联的栅极驱动单元，所述栅极驱动单元包括上拉控制模块、输出模块、下拉模块、下拉维持模块、第一参考低电平信号输入端、第二参考低电平信号输入端以及位于所述上拉控制模块与所述输出模块之间的线路中的上拉节点；
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述扫描信号输出晶体管的沟道长度介于12000微米至33000微米之间。
3.根据权利要求1所述的栅极驱动电路，其特征在于，所述下拉模块包括第一下拉晶体管和第二下拉晶体管；
4.根据权利要求3所述的栅极驱动电路，其特征在于，所述下拉模块包括第三下拉晶体管，所述第三下拉晶体管的第一电极与所述第二下拉晶体管的第一电极以及所述上拉节点电连接，所述第三下拉晶体管的第二电极与所述第二下拉晶体管的第二电极以及第一参考低电平信号输入端电连接；
5.根据权利要求3或4所述的栅极驱动电路，其特征在于，所述第一下拉晶体管的沟道长度与所述第二下拉晶体管的沟道长度之和与所述上拉控制晶体管的沟道长度的比值介于1:1至1.4:1之间；
6.根据权利要求1所述的栅极驱动电路，...
【专利技术属性】
技术研发人员：何松，何孝金，王旭，杨泽林，
申请(专利权)人：TCL华星光电技术有限公司，
类型：发明
国别省市：
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