【技术实现步骤摘要】
本专利技术涉及惯导，尤其涉及一种惯导系统基于外部铷钟的强制对时装置及方法。
技术介绍
1、目前，因惯性导航系统中捷联惯组与外部设备数据同步的要求，所产生的本地时钟与外部铷钟对时后的时钟信号总会有一定的偏差，为了解决这个不确定的偏差，提出了一种惯性导航系统中铷钟强制对时方法，该方法要到达与外部铷钟对时且保持一定相位的关系。分为以下两点，第一，通过外部铷钟得到对时时钟信号与本地时钟相位不能发生变化，即可满足数据同步要求；第二，对系统时钟晶振的频率稳定性和精度有更高的要求。从而满足用户通过外部铷钟实现设备与设备之间数据同步的需求，提高了设备之间数据的稳定性和可靠性。
技术实现思路
1、本专利技术目的在于公开一种惯导系统基于外部铷钟的强制对时装置及方法，以提高了设备之间数据同步的稳定性和可靠性。
2、为达上述目的，本专利技术装置包括dsp模块和fpga模块，其中：
3、所述dsp模块，用于在上电并获取到铷钟启动命令后，从所述fpga模块获取外部铷钟单个周期的计数值，判定该计数值是否在相对应的外部铷钟理论值所允许波动的上下阈值范围内，如果是，将外部铷钟下降沿的上阈值和下阈值写入所述fpga模块，并向所述fpga模块输出对时启动指令；
4、所述fpga模块，用于对输入的外部铷钟进行滤波处理后，使用本地晶振对滤波后的外部铷钟单个周期进行计数统计得到相应的计数值，并将该计数值输出给所述dsp模块；以及在对滤波后铷钟信号进行同步化处理后，在外部铷钟下降沿的上阈值和
5、其中，对时前时钟为本地晶振所输出系统时钟分频产生的一个与本地时钟同频率的外部铷钟参考时钟信号。
6、进一步地，本专利技术fpga模块设置有用于对时阈值使能的标志位，当该标志位为0时，禁止强制对时；当该标志位为1时，允许执行强制对时；相对应的，所述fpga模块在新时钟信号生成后，将该标志位的取值从1切换至0以实现新时钟信号的锁定。
7、进一步地，本专利技术fpga模块还用于在同步化处理后，并在外部铷钟下降沿的上阈值之前，提前将对时启动指令的标志位的取值从0切换至1，并在外部铷钟下降沿的下阈值到来后，将对时开始标识有效标志位的取值从0切换至1，并将对时启动指令的标志位的取值从1恢复至0。
8、为达上述目的，本专利技术还公开一种惯导系统基于外部铷钟的强制对时方法，包括：
9、在上电并获取到铷钟启动命令后，对输入的外部铷钟进行滤波处理，使用本地晶振对滤波后的外部铷钟单个周期进行计数统计得到相应的计数值，判定该计数值是否在相对应的外部铷钟理论值所允许波动的上下阈值范围内，如果是，在对滤波后铷钟信号进行同步化处理后，在外部铷钟下降沿的上阈值和下阈值之间的时间窗口进行强制对时，生成并锁定与本地时钟保持一定的相位关系的新时钟信号；其中，该新时钟信号相对于本地晶振单个周期的计数值为相对应的外部铷钟理论值，且在该新时钟信号的启用时刻将外部铷钟与本地时钟对齐；其中，对时前时钟为本地晶振所输出系统时钟分频产生的一个与本地时钟同频率的外部铷钟参考时钟信号。
10、本专利技术具有以下有益效果：
11、在通过滤波、同步等处理后的第一个外部铷钟的下降沿的上阈值和下阈值之间的时间窗口即可启动强制对时，对时后新生成的时钟与本地时钟保持一定相位的关系，且在锁定新生成时钟后，每次上电只需执行一次强制对时；即本专利技术可在惯导系统上电后，实时高效且可靠地执行强制对时处理，进而满足用户通过外部铷钟实现设备与设备之间数据同步的需求，提高了设备之间数据同步的稳定性和可靠性，可广泛应用于惯性导航系统，拥有广阔的应用前景。
12、下面将参照附图，对本专利技术作进一步详细的说明。
本文档来自技高网...【技术保护点】
1.一种惯导系统基于外部铷钟的强制对时装置，其特征在于，包括DSP模块和FPGA模块，其中：
2.根据权利要求1所述的装置，其特征在于，所述FPGA模块设置有用于对时阈值使能的标志位，当该标志位为0时，禁止强制对时；当该标志位为1时，允许执行强制对时；相对应的，所述FPGA模块在新时钟信号生成后，将该标志位的取值从1切换至0以实现新时钟信号的锁定。
3.根据权利要求2所述的装置，其特征在于，所述FPGA模块还用于在同步化处理后，并在外部铷钟下降沿的上阈值之前，提前将对时启动指令的标志位的取值从0切换至1，并在外部铷钟下降沿的下阈值到来后，将对时开始标识有效标志位的取值从0切换至1，并将对时启动指令的标志位的取值从1恢复至0。
4.根据权利要求3所述的装置，其特征在于，所述同步化处理采用延时两个系统时钟周期的方式。
5.一种惯导系统基于外部铷钟的强制对时方法，其特征在于，包括：
6.根据权利要求5所述的方法，其特征在于，还包括：
7.根据权利要求6所述的方法，其特征在于，还包括：
8.根据权利要求7
...【技术特征摘要】
1.一种惯导系统基于外部铷钟的强制对时装置，其特征在于，包括dsp模块和fpga模块，其中：
2.根据权利要求1所述的装置，其特征在于，所述fpga模块设置有用于对时阈值使能的标志位，当该标志位为0时，禁止强制对时；当该标志位为1时，允许执行强制对时；相对应的，所述fpga模块在新时钟信号生成后，将该标志位的取值从1切换至0以实现新时钟信号的锁定。
3.根据权利要求2所述的装置，其特征在于，所述fpga模块还用于在同步化处理后，并在外部铷钟下降沿的上阈值之前，提前将对时启动指令的标志位的取值从0切换至1...
【专利技术属性】
技术研发人员：王莲英，王群，刘燕鑫，赵永力，
申请(专利权)人：湖南航天机电设备与特种材料研究所，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。