【技术实现步骤摘要】
本申请涉及电路，特别是涉及一种多项式乘加处理电路和芯片。
技术介绍
1、现代生活中，多项式乘加无论在理论研究中还是生活生产中都有应用。像通信中对信号进行分析时，都需要对信号进行展开分析，展开后就是多项式乘加。因此为了提高处理器中对多项式相关问题的处理速度，一些处理器的指令集中都添加了相应的操作指令。
2、针对8位、16位、32位和64位的多项式乘加，传统的处理方式是在软件层次去处理，但此方案在要求高性能时就捉襟见肘了。因此为提高处理速度，都是在硬件电路中添加单独的模块进行处理。传统的电路设计方法是将每种位宽的多项式按照指令流程一步一步展开处理，这种方案消耗的逻辑电路资源多，同时处理速度也不能满足高性能的要求。
技术实现思路
1、基于此，有必要提供一种多项式乘加处理电路和芯片，通过嵌套复用处理单元，能够减少逻辑电路资源的占用，提高多项式乘加的处理速度，从而满足高性能的处理需求。
2、第一方面，本申请实施例提供了一种多项式乘加处理电路，包括：
3、获取模块，用于获取待处理的两个目标数据；
4、处理模块，至少包括按位与单元以及包括第一处理单元的第二处理单元，所述按位与单元与所述获取模块连接，所述按位与单元用于根据所述两个目标数据生成按位与结果，所述第一处理单元与所述按位与单元连接，所述第一处理单元用于根据第一操作指令和所述按位与结果，生成第一位宽类型的第一异或结果，所述第二处理单元与所述按位与单元连接，所述第二处理单元用于根据第二操作指令、
5、生成模块，与所述处理模块连接，用于根据接收的多个类型使能信号、所述第一异或结果和所述第二异或结果，生成所述两个目标数据对应目标位宽类型的多项式乘加的目标结果；其中，目标位宽类型包括所述第一位宽类型和所述第二位宽类型中的至少一种。
6、在其中一个实施例中，所述处理模块还包括：
7、第三处理单元，包括所述第二处理单元，与所述按位与单元连接，用于根据第三操作指令、所述按位与结果和所述第二异或结果，生成第三位宽类型的第三异或结果；其中，所述第三位宽类型的数据位宽大于所述第二位宽类型的数据位宽。
8、在其中一个实施例中，所述处理模块还包括：
9、第四处理单元，包括所述第三处理单元，与所述按位与单元连接，用于根据第四操作指令、所述按位与结果和所述第三异或结果，生成第四位宽类型的第四异或结果；其中，所述第四位宽类型的数据位宽大于所述第三位宽类型的数据位宽。
10、在其中一个实施例中，所述处理模块还包括存储单元，与所述按位与单元连接，用于存储所述按位与结果，所述按位与结果包括所述两个目标数据按位与的多个乘积结果；其中，
11、所述第一处理单元与所述存储单元连接，所述第一处理单元用于根据所述第一操作指令从所述存储单元中获取对应所述第一位宽类型的部分所述乘积结果，并对部分所述乘积结果进行按列异或处理，生成所述第一异或结果并存储于所述存储单元；
12、所述第二处理单元与所述存储单元连接，所述第二处理单元用于根据所述第二操作指令从所述存储单元中获取所述第一异或结果和对应所述第二位宽类型的部分所述乘积结果，并对所述第一异或结果和部分所述乘积结果进行按列异或处理，生成所述第二异或结果并存储于所述存储单元。
13、在其中一个实施例中，所述生成模块还包括：
14、选择单元，分别与所述第一处理单元、所述第二处理单元连接，用于根据接收的所述多个类型使能信号，从所述第一异或结果和所述第二异或结果中确定所述目标位宽类型的目标异或结果；
15、异或单元，与所述选择单元连接，用于根据目标操作指令对所述目标异或结果进行异或处理，生成所述两个目标数据对应所述目标位宽类型的多项式乘加的目标结果。
16、在其中一个实施例中，所述多项式乘加处理电路还包括：
17、译码模块，用于对接收的类型选择信号进行译码，生成所述多个类型使能信号；其中，
18、所述选择单元与所述译码模块连接，所述选择单元用于在目标使能信号有效的情况下，从多个异或结果中确定所述目标位宽类型的目标异或结果；其中，所述目标使能信号为所述多个类型使能信号中的一个，所述多个异或结果至少包括所述第一异或结果和所述第二异或结果。
19、在其中一个实施例中，所述多项式乘加处理电路还包括第一同步模块，分别与所述译码模块、所述第一处理单元、所述第二处理单元、所述选择单元连接，用于将所述多个类型使能信号、所述第一异或结果和所述第二异或结果进行同步处理后输出至所述选择单元。
20、在其中一个实施例中，所述获取模块包括第一获取单元和第二获取单元，其中，
21、所述第一获取单元用于对接收的第一初始数据，生成目标位宽的第一子数据和第二子数据，并根据接收的第一数据使能信号和所述第一子数据生成第一候选数据，以及根据接收的第二数据使能信号和所述第二子数据生成第二候选数据，所述第一子数据和所述第二子数据的数位不同；
22、所述第二获取单元用于对接收的第二初始数据，生成目标位宽的第三子数据和第四子数据，并根据接收的第三数据使能信号和所述第三子数据生成第三候选数据，以及根据接收的第四数据使能信号和所述第四子数据生成第四候选数据，所述第三子数据和所述第四子数据的数位不同；其中，
23、所述获取模块用于将数位相同的所述第一候选数据和所述第三候选数据确定为所述两个目标数据，以及将所述第二候选数据和所述第四候选数据确定为所述两个目标数据。
24、在其中一个实施例中，所述多项式乘加处理电路还包括第二同步模块，分别与所述获取模块、所述按位与单元连接，用于对所述获取模块输出的目标数据进行同步处理并输出至所述获取模块。
25、在其中一个实施例中，所述多项式乘加处理电路还包括：
26、拼接模块，与所述生成模块连接，用于按照数位对第一目标结果和第二目标结果进行拼接，生成所述第一初始数据和所述第二初始数据对应所述目标位宽类型的多项式乘加的拼接结果；其中，所述第一目标结果为所述第一候选数据和所述第三候选数据对应所述目标位宽类型的多项式乘加的结果，所述第二目标结果为所述第二候选数据和所述第四候选数据对应所述目标位宽类型的多项式乘加的结果。
27、在其中一个实施例中，所述多项式乘加处理电路还包括第三同步模块，与所述拼接模块连接，用于对所述拼接模块输出的拼接结果进行延迟处理并输出。
28、第二方面，本申请实施例提供了一种芯片，包括如上述的多项式乘加处理电路。
29、上述多项式乘加处理电路和芯片，通过获取模块获取待处理的两个目标数据，并通过处理模块中的按位与单元对两个目标数据进行按位与处理生成按位与结果，然后通过处理模块中的第一处理单元根据第一操作指令和按位与结本文档来自技高网...
【技术保护点】
1.一种多项式乘加处理电路，其特征在于，包括：
2.根据权利要求1所述的多项式乘加处理电路，其特征在于，所述处理模块还包括：
3.根据权利要求2所述的多项式乘加处理电路，其特征在于，所述处理模块还包括：
4.根据权利要求1所述的多项式乘加处理电路，其特征在于，所述处理模块还包括存储单元，与所述按位与单元连接，用于存储所述按位与结果，所述按位与结果包括所述两个目标数据按位与的多个乘积结果；其中，
5.根据权利要求1所述的多项式乘加处理电路，其特征在于，所述生成模块还包括：
6.根据权利要求5所述的多项式乘加处理电路，其特征在于，所述多项式乘加处理电路还包括：
7.根据权利要求6所述的多项式乘加处理电路，其特征在于，所述多项式乘加处理电路还包括第一同步模块，分别与所述译码模块、所述第一处理单元、所述第二处理单元、所述选择单元连接，用于将所述多个类型使能信号、所述第一异或结果和所述第二异或结果进行同步处理后输出至所述选择单元。
8.根据权利要求1所述的多项式乘加处理电路，其特征在于，所述获取模块包括第一
9.根据权利要求8所述的多项式乘加处理电路，其特征在于，所述多项式乘加处理电路还包括第二同步模块，分别与所述获取模块、所述按位与单元连接，用于对所述获取模块输出的目标数据进行同步处理并输出至所述获取模块。
10.根据权利要求8所述的多项式乘加处理电路，其特征在于，所述多项式乘加处理电路还包括：
11.根据权利要求10所述的多项式乘加处理电路，其特征在于，所述多项式乘加处理电路还包括第三同步模块，与所述拼接模块连接，用于对所述拼接模块输出的拼接结果进行延迟处理并输出。
12.一种芯片，其特征在于，包括如权利要求1-11任一项所述的多项式乘加处理电路。
...【技术特征摘要】
1.一种多项式乘加处理电路，其特征在于，包括：
2.根据权利要求1所述的多项式乘加处理电路，其特征在于，所述处理模块还包括：
3.根据权利要求2所述的多项式乘加处理电路，其特征在于，所述处理模块还包括：
4.根据权利要求1所述的多项式乘加处理电路，其特征在于，所述处理模块还包括存储单元，与所述按位与单元连接，用于存储所述按位与结果，所述按位与结果包括所述两个目标数据按位与的多个乘积结果；其中，
5.根据权利要求1所述的多项式乘加处理电路，其特征在于，所述生成模块还包括：
6.根据权利要求5所述的多项式乘加处理电路，其特征在于，所述多项式乘加处理电路还包括：
7.根据权利要求6所述的多项式乘加处理电路，其特征在于，所述多项式乘加处理电路还包括第一同步模块，分别与所述译码模块、所述第一处理单元、所述第二处理单元、所述选择单元连接，用于将...
【专利技术属性】
技术研发人员：孙超，刘刚，刘洋，苟鹏飞，张稚，
申请(专利权)人：上海合芯数字科技有限公司，
类型：发明
国别省市：
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