【技术实现步骤摘要】
本专利技术涉及存储器自检，具体是一种上电后存储并行自检系统及方法。
技术介绍
1、随着soc芯片在汽车和工业市场的广泛应用，功能安全成为soc芯片设计的一个关键维度。功能安全要求soc芯片不能有系统性故障和随机硬件故障。对于随机硬件故障，存储器(存储器包括只读存储器rom和静态随机存储器sram)的功能是影响随机硬件故障发生的重要因素。因为从面积和晶体管数量而言，存储器通常是整个器件中最大的元件，而且存储器是非常密集的电路，容易受到细微缺陷的影响，与正常的逻辑电路相比，存储器的工作电压范围更低，因此更容易受到干扰。
2、所以，在芯片的使用过程中由于温度、电压等的变化对存储器的影响不可忽略，但是正常使用过程中的芯片无法直接回厂再测试，要规避这种风险，需要找一种合适的测试方法。针对这种情况，给用户提供了一个有效的存储测试方法，能极大的减少因存储功能异常而导致这类安全问题的发生。
3、现有上电后的存储器自检一般是串行测试，pc(程序计数器)会等待所有的存储器逐个完成测试后再去完成初始化芯片，最后跳转到主程序，这种串行模式会影响主程序执行的时间，影响客户体验，时间成本相应增加。另外一个方面，则侧重在算法上下功夫，通过对集成的自测试控制器发送检测指令，从而对存储模块执行相应的检测算法，这种方式优点是很灵活，对同一个存储还能执行不同的检测算法，还能精确定位到究竟是哪一块地址发生的错误。但是上电后存储自检并不需要特别精确的定位到错误的地址，如果自检发现错误，就需要人工去干预，替换有问题的芯片，并将有问题的芯片寄回给工厂
技术实现思路
1、为了解决上述问题，本专利技术的目的在于提供一种上电后存储并行自检系统及方法。
2、本专利技术的目的可以通过以下技术方案实现：一种上电后存储并行自检系统，包括云平台，所述云平台通信连接有自检判断模块、自检执行模块、中央处理器模块以及维保匹配模块；
3、所述自检判断模块用于在芯片上电复位后，操作pc跳转至boot-rom执行boot程序，在执行boot程序的过程中检查掉电非易失区域的数据值，进而判断是否开启存储自检；
4、所述自检执行模块用于进行若干个存储器的存储自检，并设置定时计数器进行计数，当全部的存储器完成存储自检后设置一个自检标志发送至中央处理器模块；
5、所述中央处理器模块用于获取自检标志，并判断自检标志的获取是否符合设置的时间窗口，若符合，则清空定时计数器的数值并跳转至主程序，若不符合，则定时计数器生成溢出标志，并触发不可屏蔽中断；
6、所述维保匹配模块用于根据不可屏蔽中断获取io的约定状态，进而生成故障参数表，设置匹配故障库用于导入故障参数表生成维保数据信息，根据维保数据信息安排相应的维保人员进行维保处理。
7、进一步的，执行boot程序，并在执行所述boot程序的过程中检查掉电非易失区域的数据值，进而判断是否开启存储自检的过程包括：
8、设置通电时段，在通电时段内进行芯片上电复位，并判断芯片上电复位是否成功，若否，则继续在通电时段内进行芯片上电复位，直至芯片上电复位成功，若是，则获取芯片内pc的操作权限来操作pc跳转至芯片内的boot-rom处，由boot-rom执行预先设置的boot程序，boot程序用于进行芯片相应的芯片初始化，芯片内设置有掉电非易失区域，在boot程序执行芯片初始化的过程中，获取掉电非易失区域内的数据值进行检查；
9、记掉电非易失区域内的数据值为d1，预设自检期望值，记为d2，比较d1和d2的大小关系，进而决定是否开启存储自检的功能，若d1≥d2，则生成一个启动信号，并开启存储自检，若d1＜d2，则不开启存储自检。
10、进一步的，所述自检执行模块进行若干个存储器的存储自检，设置定时计数器进行计数，并设置自检标志的过程包括：
11、所述芯片包括若干个存储器，存储器设置有对应的存储类型，存储类型包括ram存储器和rom存储器，不同存储类型的存储器关联有相应的测试电路，测试电路包括ram测试电路和rom测试电路；
12、所述ram测试电路用于进行ram存储器的存储自检，所述rom测试电路用于进行rom存储器的存储自检，测试电路由测试控制逻辑、激励发生器、译码器以及数据比较器组成；
13、当测试电路中的测试控制逻辑接收到启动信号后，启动测试电路对相应存储类型的存储器的存储自检，设置信号sig0、sig1、sig2以及sig3，当激励发生器接收到信号sig1时，激励发生器生成测试激励，并将测试激励通过信号sig2发送至译码器，通过信号sig3发送至数据比较器；
14、每个数据比较器设置有相应的测试ip，由测试电路将测试激励发送至相应的测试ip处生成读出数据，并将读出数据传输至测试电路对应的数据比较器处，由数据比较器进行数据校对，进而根据数据校对的结果生成信号3和信号5；
15、设置定时计数器进行计数，定时计数器包括定时器1和定时器2，定时器1用于计数信号3，定时器2用于计数信号5，分别设置信号3和信号5的计满信号，信号3和信号5对应的计满信号分别为信号4和信号6，当全部存储器的存储自检完成时，设置一个自检标志发送至中央处理器模块。
16、进一步的，所述ram测试电路和rom测试电路进行相应存储器的存储自检的方式为并行自检。
17、进一步的，判断所述自检标志是否符合设置的时间窗口，并根据判断结果执行相应操作的过程包括：
18、接收自检标志，并获取自检标志对应的接收时间，设置时间窗口，时间窗口记录有自检标志的规定接收时间，判断接收时间是否符合规定接收时间，进而产生不同的判断结果，判断结果包括“符合”和“不符合”；
19、当判断结果为“符合”时，则将定时器1和定时器2对应计数的数值进行清空，并调用pc跳转至设置的主程序中；
20、当判断结果为“不符合”时，则定时器1和定时器2发生计数溢出，生成相应的溢出标志，并触发一个不可屏蔽中断，芯片内设置有io，通过不可屏蔽中断设置io的约定状态。
21、进一步的，生成所述故障参数表，并设置匹配故障库导入故障参数表，进而生成维保数据信息的过程包括：
22、获取io的约定状态，约定状态包括“程序匹配状态”和“人工干预状态”；
23、当约定状态为“程序匹配状态”时，获取存储器进行存储自检的全部运作参数，并根据运作参数中的异常数据部分生成故障参数表，设置匹配故障库，匹配故障库包括若干个不同类型的故障信息模板，不同类型的故障信息模板记录有存储器发生故障时的详细故障参数以及故障解决方案；将故障参数表本文档来自技高网...
【技术保护点】
1.一种上电后存储并行自检系统，包括云平台，其特征在于，所述云平台通信连接有自检判断模块、自检执行模块、中央处理器模块以及维保匹配模块；
2.根据权利要求1所述的一种上电后存储并行自检系统，其特征在于，执行boot程序，并在执行所述boot程序的过程中检查掉电非易失区域的数据值，进而判断是否开启存储自检的过程包括：
3.根据权利要求2所述的一种上电后存储并行自检系统，其特征在于，所述自检执行模块进行若干个存储器的存储自检，设置定时计数器进行计数，并设置自检标志的过程包括：
4.根据权利要求3所述的一种上电后存储并行自检系统，其特征在于，所述RAM测试电路和ROM测试电路进行相应存储器的存储自检的方式为并行自检。
5.根据权利要求3所述的一种上电后存储并行自检系统，其特征在于，判断所述自检标志是否符合设置的时间窗口，并根据判断结果执行相应操作的过程包括：
6.根据权利要求5所述的一种上电后存储并行自检系统，其特征在于，生成所述故障参数表，并设置匹配故障库导入故障参数表，进而生成维保数据信息的过程包括：
7.根据
8.根据权利要求3所述的一种上电后存储并行自检系统，其特征在于，对存储器进行的存储自检包括非boot相关存储进行存储自检，以及boot相关存储进行存储自检，且执行顺序为：非boot相关存储进行存储自检完成后，开始进行boot相关存储的存储自检。
9.一种上电后存储并行自检方法，用于实现权利要求1至8任一项所述的并行自检系统，其特征在于，包括以下步骤：
...【技术特征摘要】
1.一种上电后存储并行自检系统，包括云平台，其特征在于，所述云平台通信连接有自检判断模块、自检执行模块、中央处理器模块以及维保匹配模块；
2.根据权利要求1所述的一种上电后存储并行自检系统，其特征在于，执行boot程序，并在执行所述boot程序的过程中检查掉电非易失区域的数据值，进而判断是否开启存储自检的过程包括：
3.根据权利要求2所述的一种上电后存储并行自检系统，其特征在于，所述自检执行模块进行若干个存储器的存储自检，设置定时计数器进行计数，并设置自检标志的过程包括：
4.根据权利要求3所述的一种上电后存储并行自检系统，其特征在于，所述ram测试电路和rom测试电路进行相应存储器的存储自检的方式为并行自检。
5.根据权利要求3所述的一种上电后存储并行自检系统，其特征在于，判断所述自检标...
【专利技术属性】
技术研发人员：张锋，黄嵩人，刘杨，谭振平，
申请(专利权)人：湖南进芯电子科技有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。