【技术实现步骤摘要】
本专利技术实施例涉及高性能数字芯片设计领域，具体而言，涉及一种存储器访问控制电路及存储器访问控制方法。
技术介绍
1、芯片的工作频率是衡量性能的一个重要指标，提高工作频率是提高系统性能的重要手段。降低功耗的低功耗设计是提高芯片工作可靠性、降低能耗以及提高芯片续航的重要手段。在终端芯片、通讯芯片或车载芯片中，片上互联的片上系统(system on chip，soc)架构占据了芯片领域的半壁江山，片上互联soc架构会涉及多个设备对存储器的访问，存储器的访问控制电路是soc系统设计的重要组成部分，而用于提高工作频率且降低功耗的存储器访问方法和装置是目前急需解决的问题。
技术实现思路
1、本专利技术实施例提供了一种存储器访问控制电路及存储器访问控制方法，以至少解决相关技术中存储器访问方法中芯片的工作频率低且功耗高的问题。
2、根据本专利技术的一个实施例，提供了一种存储器访问控制电路，包括：存储器侧缓存电路，用于根据读指令对存储器进行并行访问，并将读出的并行数据缓存至第一缓存单元；数据并串转换译码电路，输入端与所述存储器侧缓存电路的输出端连接，用于将所述存储器侧缓存电路输出的所述并行数据进行并串转换后输出至接口侧缓存电路。
3、在一个示例性实施例中，所述数据并串转换译码电路包括：译码逻辑单元，用于对访问索引进行译码生成对多个第一数据选择器的选择控制信号并输出，其中，所述访问索引为根据读指令中的读地址和读长度确定的多个比特位；所述多个第一数据选择器，所述多个第一数据选择
4、在一个示例性实施例中，其中，至少一对相邻的第一数据选择器之间设置有一级或多级寄存器，在设置有寄存器的第一数据选择器之后的其他第一数据选择器的控制端均设置有一级或多级寄存器。
5、在一个示例性实施例中，所述存储器侧缓存电路包括：多个第二数据选择器，所述多个第二数据选择器的各输入端分别连接一个存储器单元的输出端，用于在所述多个存储器单元之间选一个所述存储器单元的数据进行输出；多个第一缓存单元，所述多个第一缓存单元的输入端连接所述多个第二级数据选择器的输出端，用于缓存从所述第二数据选择器输出的数据；多个第三数据选择器，所述多个第三数据选择器的各输入端分别连接一个所述第一缓存单元的输出端，用于在多个所述第一缓存单元之间选择一个所述第一缓存单元的数据进行输出。
6、在一个示例性实施例中，所述电路还包括：读写时钟门控电路，与所述存储器侧缓存电路连接，用于向所述存储器侧缓存电路传输第一工作时钟、写使能控制信号以及读使能控制信号。
7、在一个示例性实施例中，所述读写时钟门控电路，包括：第一寄存器，所述第一寄存器的两个输入端分别连接第二工作时钟和所述写使能控制信号；第二寄存器，所述第二寄存器的两个输入端分别连接第二工作时钟和所述读使能控制信号；或门逻辑单元，所述或门逻辑单元的输入端分别连接所述第一寄存器的输出端、所述第二寄存器的输出端、所述写使能控制信号以及所述读使能控制信号；二分频器，所述二分频器的输入端分别连接所述或门逻辑单元的输出端和第二工作时钟，所述二分频器的输出端连接所述存储器侧缓存电路。
8、在一个示例性实施例中，所述电路还包括：接口侧缓存输出电路，用于缓存从所述数据并串转换译码电路中读出的串行数据，并将所述串行数据输出至外部总线。
9、在一个示例性实施例中，所述接口侧缓存输出电路包括：缓存电路和与所述缓存电路的输出端相连的先进先出存储器。
10、根据本专利技术的另一个实施例，提供了一种存储器访问控制方法，基于上述实施例中的存储器访问控制电路，包括：存储器侧缓存电路根据读指令对存储器进行并行访问，并将读出的并行数据缓存至第一缓存单元；数据并串转换译码电路将所述存储器侧缓存电路输出的所述并行数据进行并串转换后输出至接口侧缓存电路。
11、在一个示例性实施例中，所述方法还包括：接口侧缓存输出电路将从所述数据并串转换译码电路中输出的串行数据进行缓存，再将所述串行数据输出至外部总线。
12、根据本专利技术的又一个实施例，还提供了一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机程序，其中，所述计算机程序被设置为运行时执行上述任一项方法实施例中的步骤。
13、根据本专利技术的又一个实施例，还提供了一种电子装置，包括存储器和处理器，所述存储器中存储有计算机程序，所述处理器被设置为运行所述计算机程序以执行上述任一项方法实施例中的步骤。
14、通过本专利技术，由于将从存储器中读出的并行数据线存储到缓存单元，再通过数据并串转换译码电路将并行数据转换为串行数据，可以即保证读数据效率又保证芯片的工作频率，因此，可以解决相关技术中存储器访问方法中芯片的工作频率低且功耗高的问题，达到提高芯片的工作频率以及降低芯片的功耗的效果。
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1.一种存储器访问控制电路，其特征在于，包括：
2.根据权利要求1所述的电路，其特征在于，其中，所述数据并串转换译码电路包括：
3.根据权利要求2所述的电路，其特征在于，其中，至少一对相邻的第一数据选择器之间设置有一级或多级寄存器，在设置有寄存器的第一数据选择器之后的其他第一数据选择器的控制端均设置有一级或多级寄存器。
4.根据权利要求1所述的电路，其特征在于，其中，所述存储器侧缓存电路包括：
5.根据权利要求1所述的电路，其特征在于，还包括：
6.根据权利要求5所述的电路，其中，所述读写时钟门控电路，包括：
7.根据权利要求1所述的电路，其特征在于，还包括：
8.根据权利要求7所述的电路，其特征在于，其中，所述接口侧缓存输出电路包括：缓存电路和与所述缓存电路的输出端相连的先进先出存储器。
9.一种存储器访问控制方法，其特征在于，应用于权利要求1-8任一项中的存储器访问控制电路，包括：
10.根据权利要求9所述的方法，其特征在于，还包括：
11.一种计算机可读存
12.一种电子装置，包括存储器、处理器以及存储在所述存储器上并可在所述处理器上运行的计算机程序，其特征在于，所述处理器执行所述计算机程序时实现所述权利要求8中所述的方法的步骤，或者实现权利要求9-10中所述的方法的步骤。
...【技术特征摘要】
1.一种存储器访问控制电路，其特征在于，包括：
2.根据权利要求1所述的电路，其特征在于，其中，所述数据并串转换译码电路包括：
3.根据权利要求2所述的电路，其特征在于，其中，至少一对相邻的第一数据选择器之间设置有一级或多级寄存器，在设置有寄存器的第一数据选择器之后的其他第一数据选择器的控制端均设置有一级或多级寄存器。
4.根据权利要求1所述的电路，其特征在于，其中，所述存储器侧缓存电路包括：
5.根据权利要求1所述的电路，其特征在于，还包括：
6.根据权利要求5所述的电路，其中，所述读写时钟门控电路，包括：
7.根据权利要求1所述的电路，其特征在于，还包括：
8.根据权利要求7所述的电路，其特征在于，其中，所述...
【专利技术属性】
技术研发人员：张龙，刘伍锋，
申请(专利权)人：深圳市中兴微电子技术有限公司，
类型：发明
国别省市：
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