【技术实现步骤摘要】
本专利技术涉及半导体制造，尤其涉及一种半导体结构的形成方法。
技术介绍
1、mos(金属-氧化物-半导体)晶体管，是现代集成电路中最重要的元件之一。mos晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，所述栅极结构包括：位于半导体衬底表面的栅介质层以及位于栅介质层表面的栅电极层；位于栅极结构两侧半导体衬底中的源漏掺杂区。
2、随着半导体技术的发展，传统的平面式的mos晶体管对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管(fin fet)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。
3、然而，现有技术在形成鳍式场效应晶体管的过程中仍存在诸多问题。
技术实现思路
1、本专利技术解决的技术问题是提供一种半导体结构的形成方法，以提升半导体结构的性能。
2、为解决上述问题，本专利技术提供一种半导体结构的形成方法，包括：提供衬底，所述衬底上具有沿第一方向延伸的鳍部；在所述鳍部的顶部表面和侧壁形成伪栅介质层；在所述伪栅介质层上形成伪栅材料层；对所述伪栅材料层进行图形化处理形成伪栅层，所述伪栅层沿第二方向延伸，所述第一方向与所述第二方向垂直；对所述伪栅层的表面进行第一改性处理形成第一改性层；对所述第一改性层进行第二改性处理，形成第二改性层，所述伪栅介质层的刻蚀速率大于所述第二改性层的刻蚀速率；在所述第二改性处理之后，在所述伪栅层的侧壁形
3、可选的，对所述伪栅材料层进行图形化处理形成伪栅层的方法包括：在所述伪栅材料层上形成掩膜层，以所述掩膜层为掩膜刻蚀所述伪栅材料层，直至暴露出所述伪栅介质层的顶部表面为止，形成所述伪栅层。
4、可选的，所述第一改性处理的工艺包括：快速热氧化工艺；所述快速热氧化工艺的工艺参数包括：氧化气体包括氧气；氧化时间为5秒～300秒；氧化温度为300摄氏度～1500摄氏度；氧化后形成的所述第一改性层的厚度为5 埃～20埃。
5、可选的，所述第二改性处理的工艺包括：氮化工艺；所述氮化工艺包括：去耦合等离子体氮化工艺。
6、可选的，所述第一改性处理的工艺包括：氮化工艺；所述氮化工艺包括：去耦合等离子体氮化工艺。
7、可选的，所述第二改性处理的工艺包括：快速热氧化工艺；所述快速热氧化工艺的工艺参数包括：氧化气体包括氧气；氧化时间为5秒～300秒；氧化温度为300摄氏度～1500摄氏度；氧化后形成的所述第二改性层的厚度为5 埃～20埃。
8、可选的，所述伪栅介质层的刻蚀速率与所述改性层的刻蚀速率之比为： 1.1：1～50：1。
9、可选的，在形成所述源漏掺杂层之后，还包括：在所述衬底上形成介质层，所述介质层覆盖所述伪栅层和所述侧墙，且所述介质层暴露出所述伪栅层和所述侧墙的顶部表面；去除所述伪栅层以及暴露出的所述伪栅介质层，在所述介质层内形成栅极开口；在所述栅极开口内形成栅极结构。
10、可选的，所述栅极结构包括：栅介质层、以及位于所述栅介质层上的栅极层。
11、可选的，所述栅极层的材料包括金属；所述金属包括：钨、铝、铜、钛、银、金、铅或者镍。
12、可选的，所述伪栅层的材料包括：多晶硅。
13、可选的，在所述伪栅层两侧的所述鳍部内形成源漏掺杂层的方法包括：以所述侧墙和所述伪栅层为掩膜刻蚀所述鳍部，在所述鳍部内形成源漏开口；在所述源漏开口内形成所述源漏掺杂层。
14、可选的，在所述源漏开口内形成所述源漏掺杂层的方法包括：采用外延生长工艺在所述源漏开口内形成外延层；在所述外延生长的过程中，采用原位掺杂工艺在所述外延层内掺入源漏离子，形成所述源漏掺杂层。
15、可选的，所述伪栅介质层的材料包括：氧化硅。
16、可选的，所述侧墙的材料包括：氮化硅。
17、可选的，在形成所述伪栅介质层之前，还包括：在所述衬底上形成隔离层，所述隔离层覆盖所述鳍部的部分侧壁表面，所述隔离层的顶部表面低于所述鳍部的顶部表面。
18、与现有技术相比，本专利技术的技术方案具有以下优点：
19、本专利技术技术方案的半导体结构的形成方法中，在对所述伪栅层的表面进行第一改性处理和第二改性处理的过程，会同时将位于所述伪栅层和所述鳍部形成的夹角位置的所述伪栅材料层的残留物进行改性形成第二改性层，以此增大所述伪栅层与所述第二改性层之间的刻蚀选择比。后续在去除所述伪栅层的过程中，位于所述夹角位置被氧化的所述伪栅材料层的残留物不易被去除，进而减小在所述夹角位置形成的间隙。后续在去除暴露出的所述伪栅介质层时，能够减少流入至所述间隙内的刻蚀溶液，进而减少刻蚀溶液对位于所述鳍部侧壁的所述伪栅介质层的消耗，减小暴露出所述源漏掺杂层的风险，进而降低后续形成的栅极结构与所述源漏掺杂层之间发生短接的风险，以此提升最终形成的半导体结构的性能。另外，所述伪栅介质层的刻蚀速率大于所述第二改性层的刻蚀速率。通过所述第二改性层能够增大与所述伪栅介质层之间的刻蚀选择比，在后续去除暴露出的所述伪栅介质层的过程中，能够减少对位于所述鳍部侧壁的所述第二改性层的消耗，减小暴露出所述源漏掺杂层的风险，进而降低后续形成的栅极结构与所述源漏掺杂层之间发生短接的风险，以此提升最终形成的半导体结构的性能。
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1.一种半导体结构的形成方法，其特征在于，包括：
2.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述伪栅材料层进行图形化处理形成伪栅层的方法包括：在所述伪栅材料层上形成掩膜层，以所述掩膜层为掩膜刻蚀所述伪栅材料层，直至暴露出所述伪栅介质层的顶部表面为止，形成所述伪栅层。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一改性处理的工艺包括：快速热氧化工艺；所述快速热氧化工艺的工艺参数包括：氧化气体包括氧气；氧化时间为5秒～300秒；氧化温度为300摄氏度～1500摄氏度；氧化后形成的所述第一改性层的厚度为5埃～20埃。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第二改性处理的工艺包括：氮化工艺；所述氮化工艺包括：去耦合等离子体氮化工艺。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一改性处理的工艺包括：氮化工艺；所述氮化工艺包括：去耦合等离子体氮化工艺。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第二改性处理的工艺包括：快速热氧化工艺；所述快
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述伪栅介质层的刻蚀速率与所述改性层的刻蚀速率之比为：1.1：1～50：1。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述源漏掺杂层之后，还包括：在所述衬底上形成介质层，所述介质层覆盖所述伪栅层和所述侧墙，且所述介质层暴露出所述伪栅层和所述侧墙的顶部表面；去除所述伪栅层以及暴露出的所述伪栅介质层，在所述介质层内形成栅极开口；在所述栅极开口内形成栅极结构。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述栅极结构包括：栅介质层、以及位于所述栅介质层上的栅极层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述栅极层的材料包括金属；所述金属包括：钨、铝、铜、钛、银、金、铅或者镍。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述伪栅层的材料包括：多晶硅。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述伪栅层两侧的所述鳍部内形成源漏掺杂层的方法包括：以所述侧墙和所述伪栅层为掩膜刻蚀所述鳍部，在所述鳍部内形成源漏开口；在所述源漏开口内形成所述源漏掺杂层。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，在所述源漏开口内形成所述源漏掺杂层的方法包括：采用外延生长工艺在所述源漏开口内形成外延层；在所述外延生长的过程中，采用原位掺杂工艺在所述外延层内掺入源漏离子，形成所述源漏掺杂层。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述伪栅介质层的材料包括：氧化硅。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，所述侧墙的材料包括：氮化硅。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述伪栅介质层之前，还包括：在所述衬底上形成隔离层，所述隔离层覆盖所述鳍部的部分侧壁表面，所述隔离层的顶部表面低于所述鳍部的顶部表面。
...【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：
2.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述伪栅材料层进行图形化处理形成伪栅层的方法包括：在所述伪栅材料层上形成掩膜层，以所述掩膜层为掩膜刻蚀所述伪栅材料层，直至暴露出所述伪栅介质层的顶部表面为止，形成所述伪栅层。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一改性处理的工艺包括：快速热氧化工艺；所述快速热氧化工艺的工艺参数包括：氧化气体包括氧气；氧化时间为5秒～300秒；氧化温度为300摄氏度～1500摄氏度；氧化后形成的所述第一改性层的厚度为5埃～20埃。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第二改性处理的工艺包括：氮化工艺；所述氮化工艺包括：去耦合等离子体氮化工艺。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一改性处理的工艺包括：氮化工艺；所述氮化工艺包括：去耦合等离子体氮化工艺。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第二改性处理的工艺包括：快速热氧化工艺；所述快速热氧化工艺的工艺参数包括：氧化气体包括氧气；氧化时间为5秒～300秒；氧化温度为300摄氏度～1500摄氏度；氧化后形成的所述第二改性层的厚度为5埃～20埃。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述伪栅介质层的刻蚀速率与所述改性层的刻蚀速率之比为：1.1：1～50：1。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述源漏掺杂层之后，还包括：在所述衬底上形成介质层，所述介质层覆盖所述...
【专利技术属性】
技术研发人员：张涵，殷立强，纪世良，张海洋，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：
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