【技术实现步骤摘要】
本描述大体上涉及硬件加速，包含例如用于浮点运算的硬件加速。
技术介绍
1、浮点数据类型可表示比使用整数数据类型可用的范围更宽的实数范围。机器学习模型通常将浮点数据类型用于数据元素，例如卷积神经网络中使用的特征及权重。然而，使用浮点数据类型的乘法的运算可能比使用整数数据类型的运算更复杂且更慢。
技术实现思路
1、一方面，本公开提供一种装置，其包括：多个整数乘法器电路；多路复用器电路，其经配置以将具有浮点数据类型的一组第一数据元素的尾数的部分及具有所述浮点数据类型的一组第二数据元素的尾数的部分提供到所述多个整数乘法器电路中的相应整数乘法器电路，其中每一整数乘法器电路经配置以将第一数据元素的所述尾数的相应部分乘以第二数据元素的所述尾数的相应部分以产生部分乘积；及输出电路，其经配置以基于由所述多个整数乘法器电路产生的所述部分乘积以及所述一组第一数据元素及所述一组第二数据元素的指数来产生输出数据元素，其中所述多路复用器电路进一步经配置以绕过将所述一组第一数据元素的所述尾数的最低有效部分提供到所述多个整数乘法器电路中的整数乘法器电路用于与所述一组第二数据元素的所述尾数的最低有效部分相乘。
2、另一方面，本公开提供一种装置，其包括：多个整数乘法器电路；多路复用器电路，其经配置以向所述多个乘法器电路中的每一整数乘法器电路提供具有浮点数据类型的一组第一数据元素的尾数的相应部分及具有所述浮点数据类型的一组第二数据元素的尾数的相应部分以相乘来产生相应部分乘积，其中每一整数乘法器电路被提供所述
3、另一方面，本公开提供一种系统，其包括：控制器电路；累加器电路；及多个乘法及累加(mac)单元，其中所述多个mac单元中的每一者包括：多个整数乘法器电路；输入电路，其经配置以接收具有浮点数据类型的一组第一数据元素及具有所述浮点数据类型的一组第二数据元素；多路复用器电路，其经配置以将所述一组第一数据元素的尾数的部分及所述一组第二数据元素的尾数的部分提供到所述多个整数乘法器电路中的相应整数乘法器电路，其中每一整数乘法器电路经配置以将第一数据元素的所述尾数的相应部分乘以第二数据元素的所述尾数的相应部分以产生部分乘积；及输出电路，其经配置以基于由所述多个整数乘法器电路产生的所述部分乘积以及所述一组第一数据元素及所述一组第二数据元素的指数来产生输出数据元素，且将所述输出数据元素提供到所述累加器电路，其中所述多路复用器电路进一步经配置以绕过将所述一组第一数据元素的所述尾数的最低有效部分提供到所述多个整数乘法器电路中的整数乘法器电路用于与所述一组第二数据元素的所述尾数的最低有效部分相乘，其中所述累加器电路经配置以累加由所述多个mac单元产生的所述输出数据元素以产生输出张量。
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1.一种装置，其包括：
2.根据权利要求1所述的装置，其中所述浮点数据类型的尾数位大小为二十四位，且其中提供到所述多个整数乘法器电路的所述尾数的所述部分包括各自包含来自所述相应尾数的八个最低有效位位置的八位的所述最低有效部分，各自包含来自所述相应尾数的八个中间位位置的八位的中间部分，及各自包含来自所述相应尾数的八个最高有效位位置的八位的最高有效部分。
3.根据权利要求1所述的装置，其中所述多个整数乘法器电路包括：
4.根据权利要求3所述的装置，其中所述浮点数据类型的尾数位大小为十一位，且其中提供到所述多个整数乘法器电路的所述尾数的所述部分包括各自包含来自所述相应尾数的三个最低有效位位置的三位的所述最低有效部分，各自包含来自所述相应尾数的八个最高有效位位置的八位的最高有效部分，及包括所述相应尾数的所有十一位的完整部分。
5.根据权利要求4所述的装置，其中所述第一组整数乘法器电路的所述位大小为十一位，且所述第二组整数乘法器电路的所述位大小为八位。
6.根据权利要求1所述的装置，其中所述输出电路包括：
7.根据权利
8.根据权利要求7所述的装置，其进一步包括：
9.根据权利要求8所述的装置，其中所述合成电路进一步经配置以：
10.根据权利要求9所述的装置，其中所述合成电路进一步经配置以：
11.根据权利要求10所述的装置，其中所述多路复用器电路进一步经配置以：
12.根据权利要求11所述的装置，其进一步包括：
13.根据权利要求12所述的装置，其中所述输出电路进一步包括：
14.一种装置，其包括：
15.根据权利要求14所述的装置，其中所述浮点数据类型的尾数位大小为二十四位，且
16.根据权利要求14所述的装置，其中所述多个整数乘法器电路包括：
17.根据权利要求16所述的装置，其中所述浮点数据类型的尾数位大小为十一位，
18.一种系统，其包括：
19.根据权利要求18所述的系统，其中所述浮点数据类型的尾数位大小为二十四位，且
20.根据权利要求18所述的系统，其中所述浮点数据类型的尾数位大小为十一位，且其中提供到所述多个整数乘法器电路的所述尾数的所述部分包括各自包含来自所述相应尾数的三个最低有效位位置的三位的所述最低有效部分，各自包含来自所述相应尾数的八个最高有效位位置的八位的最高有效部分，及包括所述相应尾数的所有十一位的完整部分，且
...【技术特征摘要】
1.一种装置，其包括：
2.根据权利要求1所述的装置，其中所述浮点数据类型的尾数位大小为二十四位，且其中提供到所述多个整数乘法器电路的所述尾数的所述部分包括各自包含来自所述相应尾数的八个最低有效位位置的八位的所述最低有效部分，各自包含来自所述相应尾数的八个中间位位置的八位的中间部分，及各自包含来自所述相应尾数的八个最高有效位位置的八位的最高有效部分。
3.根据权利要求1所述的装置，其中所述多个整数乘法器电路包括：
4.根据权利要求3所述的装置，其中所述浮点数据类型的尾数位大小为十一位，且其中提供到所述多个整数乘法器电路的所述尾数的所述部分包括各自包含来自所述相应尾数的三个最低有效位位置的三位的所述最低有效部分，各自包含来自所述相应尾数的八个最高有效位位置的八位的最高有效部分，及包括所述相应尾数的所有十一位的完整部分。
5.根据权利要求4所述的装置，其中所述第一组整数乘法器电路的所述位大小为十一位，且所述第二组整数乘法器电路的所述位大小为八位。
6.根据权利要求1所述的装置，其中所述输出电路包括：
7.根据权利要求6所述的装置，其中所述一组第一数据元素分别与所述一组第二数据元素配对，以形成多个数据元素对，
8.根据权利要求7所述的装置，其进一步包...
【专利技术属性】
技术研发人员：B·舍纳，何晓成，
申请(专利权)人：安华高科技股份有限公司，
类型：发明
国别省市：
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