【技术实现步骤摘要】
本申请属于量子计算，特别是一种逻辑比特编码方法、装置、介质及电子装置。
技术介绍
1、量子纠错是一种用于解决量子计算中错误问题的技术。在量子计算中，由于量子比特的易失性和干扰性，计算过程中会产生错误。量子纠错的基本思路是增加冗余量子比特，包括采用量子纠错码对数据比特错误进行检验和纠正。
2、量子纠错码包括css码，表面码，色码等。色码是一种基于3－可着色晶格(colorable lattice)的拓扑qec编码簇，由于它与二维架构中的局部约束兼容，成为了容错量子计算的一种有前途的拓扑码。
3、在构造色码的过程中，可以将多个物理量子比特表示成一个逻辑量子比特，即采用逻辑比特编码技术，使得在部分物理量子比特发生错误的情况下，也能保持正确的计算结果，提高量子计算的准确性和可靠性。
4、为了实现量子计算，逻辑比特的逻辑错误率需要保持在较低的水平。因此，在进行逻辑比特编码时需要展现良好的编码效果。在相关技术中，在对逻辑比特进行编码时，存在编码效果不好的技术问题。针对上述的问题，目前尚未提出有效的解决方案。
5、申请内容
6、本申请的目的是提供一种逻辑比特编码方法、装置、介质及电子装置，旨在增强逻辑比特编码的效果。
7、本申请的一个实施例提供了一种逻辑比特编码方法，所述方法包括：
8、在待编码逻辑比特上选取任一数据比特作为目标数据比特，并将除目标数据比特以外的数据比特作为非目标数据比特，将所述非目标数据比特的量子态初始化为成对的贝尔态，所述待编码逻辑比特还包
9、运行qec量子纠错电路，得到完成编码的逻辑比特，所述qec电路包括所述非目标数据比特、测量比特和作用于所述非目标数据比特、测量比特上的多量子逻辑门。
10、可选的，所述待编码逻辑比特的拓扑结构为三角形，所述目标数据比特位于所述三角形的任一顶点，所述非目标数据比特之间的连线构成六边形或梯形，所述测量比特位于所述六边形的内部，或位于所述梯形的内部/边界。
11、可选的，所述测量比特包括第一测量比特，所述第一测量比特的初始量子态为|0＞，所述多量子逻辑门包括按照逆时针依次作用于所述非目标数据比特和第一测量比特上的其中3个第一cnot门和按照顺时针依次作用于所述非目标数据比特和第一测量比特上的另外3个第一cnot门。
12、可选的，所述测量比特还包括第二测量比特，所述第二测量比特的初始量子态为|+＞，所述多量子逻辑门还包括按照顺时针依次作用于所述非目标数据比特和第二测量比特上的其中3个第二cnot门和按照逆时针依次作用于所述非目标数据比特和第二测量比特上的另外3个第二cnot门。
13、可选的，所述运行qec电路，包括：
14、将所述第一cnot门和第二cnot门交错作用于所述非目标数据比特和测量比特。
15、本申请的又一个实施例提供了一种逻辑比特编码过程中的后选择方法，所述方法包括：
16、执行本申请实施例提供的上述方法，并在所述运行qec量子纠错电路之后，对所述逻辑比特上的目标测量比特进行测量，得到所述目标测量比特的量子态，所述目标测量比特基于每一测量比特的报错事件和逻辑比特编码失败事件的相关系数确定，所述相关系数基于蒙特卡洛实验结果确定；
17、若所述目标测量比特的量子态不满足预期值，重置所述逻辑比特，得到新的所述待编码逻辑比特，并返回执行步骤所述执行本申请实施例提供的上述方法。
18、可选的，所述第一cnot门的控制比特为所述非目标数据比特，受控比特为所述第一测量比特，所述第二cnot门的控制比特为所述第二测量比特，受控比特为所述非目标数据比特
19、本申请的又一实施例提供了一种逻辑比特编码装置，所述装置包括：
20、初始化模块，用于在待编码逻辑比特上选取任一数据比特作为目标数据比特，并将除目标数据比特以外的数据比特作为非目标数据比特，将所述非目标数据比特的量子态初始化为成对的贝尔态，所述待编码逻辑比特还包括测量比特；
21、运行模块，用于运行qec电路，得到完成编码的逻辑比特，所述qec电路包括所述非目标数据比特、测量比特和作用于所述非目标数据比特、测量比特上的cnot门。
22、本申请的又一实施例提供了一种逻辑比特编码过程中的后选择装置，所述装置包括：
23、测量模块，用于执行本申请实施例提供的上述方法，并在所述运行qec量子纠错电路之后，对所述逻辑比特上的目标测量比特进行测量，得到所述目标测量比特的量子态，所述目标测量比特基于每一测量比特的报错事件和逻辑比特编码失败事件的相关系数确定，所述相关系数基于蒙特卡洛实验结果确定；
24、重置模块，用于若所述目标测量比特的量子态不满足预期值，重置所述逻辑比特，得到新的所述待编码逻辑比特，并返回执行步骤所述执行本申请实施例提供的上述方法。
25、本申请的又一实施例提供了一种存储介质，所述存储介质中存储有计算机程序，其中，所述计算机程序被设置为运行时执行上述任一项中所述的方法。
26、本申请的又一实施例提供了一种电子装置，包括存储器和处理器，所述存储器中存储有计算机程序，所述处理器被设置为运行所述计算机程序以执行上述任一项中所述的方法。
27、本申请提供了一种逻辑比特编码方法、装置、介质及电子装置，在编码逻辑比特时，选取任一数据比特作为目标数据比特，将除目标数据比特以外的数据比特作为非目标数据比特，将非目标数据比特的量子态初始化为成对的贝尔态，并运行由非目标数据比特、测量比特和作用于非目标数据比特、测量比特上的多量子逻辑门构成的qec量子纠错电路，得到完成编码的逻辑比特。与现有的逻辑比特编码方法相比，本申请实施例提供的逻辑比特编码方法极大地增强了逻辑比特编码的效果。
技术实现思路
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1.一种逻辑比特编码方法，其特征在于，所述方法包括：
2.如权利要求1所述的方法，其特征在于，所述待编码逻辑比特的拓扑结构为三角形，所述目标数据比特位于所述三角形的任一顶点，所述非目标数据比特之间的连线构成六边形或梯形，所述测量比特位于所述六边形的内部，或位于所述梯形的内部/边界。
3.如权利要求2所述的方法，其特征在于，所述测量比特包括第一测量比特，所述第一测量比特的初始量子态为|0＞，所述多量子逻辑门包括按照逆时针依次作用于所述非目标数据比特和第一测量比特上的其中3个第一CNOT门和按照顺时针依次作用于所述非目标数据比特和第一测量比特上的另外3个第一CNOT门。
4.如权利要求3所述的方法，其特征在于，所述测量比特还包括第二测量比特，所述第二测量比特的初始量子态为|+＞，所述多量子逻辑门还包括按照顺时针依次作用于所述非目标数据比特和第二测量比特上的其中3个第二CNOT门和按照逆时针依次作用于所述非目标数据比特和第二测量比特上的另外3个第二CNOT门。
5.如权利要求4所述的方法，其特征在于，所述运行QEC电路，包括：
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