【技术实现步骤摘要】
本专利技术属于数字视频，涉及一种多标准视频解码器架构。
技术介绍
1、在dvb（digital video broadcasting）系统下，视频编码应用一种或多种标准，例如mpeg2，h264，h265，avs等。这些标准都是将视频数据以宏块为单位进行帧压缩，多标准视频解码器（以下简称解码器）的作用是将传输中的数字视频实时地按帧解码成数字帧存数据。这些常规的多标准解码器的设计多以16x16/32x32/64x64等块大小为单位进行硬件流水设计，视频标准解码大多需要经过码流解析，反量化反变换，帧内预测，帧间预测，像素重建，像素滤波，最后恢复解码结果。
2、在dvb（digital video broadcasting）系统下，视频播放的实时性和稳定性是其重要的性能指标。而dvb系统中，数字视频的信号来源存在多样性。特别是无线的开放性信号(例如卫星信号，无线发射基站等)存在不稳定的情况，会导致数字视频的信号存在偶发性的大量错误。而这些包含偶发性大量错误的信号直接通过解调和解复用系统分离出来的数字视频数据，不可避免的依然会存在大量的错误。这就要求后级的多标准视频解码器有能力处理这些错误情况。
3、目前业内解码器普遍的处理方案使用一个多标准大型解码核来实现视频的实时解码。相比与软件解码而言，具有解码速度快，解码成本低的优点。但是由于解码器本身是一个芯片大核,很难做到对解码器内部的功能控制，对处理视频解码得到的错误帧，采用的策略一般是丢弃或者保留。当存在有大量错误码流输入的情况下，很难保证解码器本身工作的稳定性，
技术实现思路
1、本专利技术的目的在于提供一种多标准视频解码器架构。
2、本专利技术包括主处理器cpu、视频协处理器vpu、多标准视频解码核。
3、主处理器cpu通过apb总线配置视频协处理器vpu，相互传递信息，配置内容包括：
4、(a)配置视频协处理器vpu工作的内存环境，包括内存大小端特性、内存为虚拟内存或真实内存；
5、(b)配置视频协处理器vpu工作的内存区域，包括解码代码位置、码流位置、帧存位置、用户信息位置；
6、(c)配置视频协处理器vpu工作的模式，包括解码标准、解码指令；
7、(d)接收到视频协处理器vpu的中断信号后，处理当前解码指令的解码结果。
8、视频协处理器vpu得到主处理器cpu的配置后，执行解码指令，并上报当前指令的解码结果，工作流程如下：
9、(1)视频协处理器vpu通过软件配置加载指定标准的解码代码内容。系统启动后，内存中预先加载好所有标准的解码代码，每种标准的解码代码有固定地址和固定大小；主处理器cpu配置指定解码标准后，视频协处理器vpu通过固定地址一次性加载指定标准的解码代码；
10、(2)视频协处理器vpu执行解码代码：
11、①视频协处理器vpu启动加载码流；主处理器cpu更新码流写指针wptr，视频协处理器vpu读取码流后，更新读指针rptr，如果wptr和rptr相等，则上报空中断，等待主处理器cpu更新下一个写指针wptr；视频协处理器vpu通知码流解析模块发起数据读取，并更新读指针rptr；
12、②视频协处理器vpu执行当前码流指定标准的解码头信息，包括序列层数据解析，图像层数据解析，条带层数据解析和用户层数据的解析；
13、③视频协处理器vpu执行当前图像的宏块层解码；从码流解析模块获得宏块信息，组织成模块管理器规定的配置指令，组织各子模块的工作流程；
14、④视频协处理器vpu执行当前图像解码结果的上报；当前图像解码完成，或者当前图像解码错误，由码流解析模块和模块管理器上报状态，视频协处理器vpu执行解码状态的处理，并产生中断上报给主处理器cpu。
15、多标准视频解码核按照主处理器cpu配置的解码标准进行视频解码，包括码流的载入和解析、宏块解码、上报解码完成，在解码发生错误后随时终止当前解码指令。多标准视频解码核包括码流解析模块、模块管理器、帧间参考数据读取模块、反量化反变换模块、帧内预测模块、帧间预测模块、像素重建模块、像素滤波模块、像素压缩模块、像素回写模块、内存防火墙。
16、(a)码流解析模块的主体功能是码流的加载和解析；
17、码流的加载是指每次码流固定发出256字节的读取，并存放在码流解析模块内部进行解析，解析的过程不断的更新字节位置bptr。当前是第一申请时，从视频协处理器vpu获得rptr，将rptr的高24位用于256字节的读取，并将rptr的低8位用于初始化bptr，以此指定第一个有效数据位置。当前是最后一次申请时(此时rptr和wptr的高24位相同)，码流有效的最后位置是256-wptr的低8位。
18、码流的解析包含码流的固定比特取值、变长码解码和cabac解码；码流的解析出现错误时，将宏块的码流信息错误情况上报给视频协处理器vpu。
19、码流解析到一个最小单元小块的信息即上报该单元小块的信息给模块管理器，最多缓存的信息数据的数量为64个块单元信息，每个块单元信息包括块单元的坐标、形状和大小、帧内预测模式、帧间预测模式、帧间预测的运动矢量和滤波强度；码流解析模块上报单元信息的同时保持自身的工作。
20、(b)模块管理器从内部的块信息缓存区获得当前块信息，将当前块信息分配给相应的模块，并产生配置指令，包括帧间参考数据读取模块、反量化反变换模块、帧内预测模块、帧间预测模块、像素重建模块、像素滤波模块、像素压缩模块和像素回写模块的配置指令。
21、模块管理器内部有最多可以存放64个块信息的缓存。由于码流解析过程中块信息的残差数据差异非常大，块信息缓存足够大，才能抹平解析各个块之间的时间差异，为块信息的后级模块提供稳定的数据流。模块管理器内部包含第一级配置到第n级配置，各配置信息由各驱动对象的需求自由组织。第一级配置对应一个配置指令缓存，第二级配置对应两个配置指令缓存...第n级配置对应n个配置指令缓存。
22、(c)帧间参考数据读取模块，由模块管理器第一级配置指令启动，根据指令中的运动矢量信息和配置信息，读取参考数据。读取完毕后，上报模块管理器当前指令结束，等待下一指令执行。
23、(d)反量化反变换模块，由模块管理器第一级配置指令启动，根据指令中的宏块类型信息和配置信息，对码流解析的残差系数进行反量化反变换，得到宏块的残差值。计算完毕后，上报模块管理器当前指令结束，等待下一指令执行。
24、(e)帧内预测模块，由模块管理器第二级配置指令启动，根据指令中的宏块类型、帧内预测类型信息和配置信息，进行宏块的帧内预测。计算完毕后，上报模块管理器当前指令结束，等待下一指令执行。
25、(f)帧间预测模块，由模块管理器第二级配置指令启动，根据指令中的宏本文档来自技高网...
【技术保护点】
1.一种多标准视频解码器架构，其特征在于：包括主处理器CPU、视频协处理器VPU、多标准视频解码核；
2.如权利要求1所述的一种多标准视频解码器架构，其特征在于，主处理器CPU配置视频协处理器VPU的配置内容包括：
3.如权利要求1所述的一种多标准视频解码器架构，其特征在于，视频协处理器VPU工作流程如下：
4.如权利要求1所述的一种多标准视频解码器架构，其特征在于，所述的多标准视频解码核中各模块具体如下：
5.如权利要求1所述的一种多标准视频解码器架构，其特征在于：所述的码流解析模块中，码流的加载是指每次码流固定发出256字节的读取，并存放在码流解析模块内部进行解析，解析的过程不断的更新字节位置BPTR；当前是第一申请时，从视频协处理器VPU获得RPTR，将RPTR的高24位用于256字节的读取，并将RPTR的低8位用于初始化BPTR，以此指定第一个有效数据位置；当前是最后一次申请时(此时RPTR和WPTR的高24位相同)，码流有效的最后位置是256-WPTR的低8位；
6.如权利要求1所述的一种多标准视频解码器架构，
...【技术特征摘要】
1.一种多标准视频解码器架构，其特征在于：包括主处理器cpu、视频协处理器vpu、多标准视频解码核；
2.如权利要求1所述的一种多标准视频解码器架构，其特征在于，主处理器cpu配置视频协处理器vpu的配置内容包括：
3.如权利要求1所述的一种多标准视频解码器架构，其特征在于，视频协处理器vpu工作流程如下：
4.如权利要求1所述的一种多标准视频解码器架构，其特征在于，所述的多标准视频解码核中各模块具体如下：
5.如权利要求1所述的一种多标准视频解码器架构，其特征在于：所述的码流解析模块中，码流的加载是指每次码流固定发出256字节的读取，并存放在码流解析模块内部进行解...
【专利技术属性】
技术研发人员：胡俊，陈树，应屹航，陈伟，卢娜，龚文科，
申请(专利权)人：杭州国芯科技股份有限公司，
类型：发明
国别省市：
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