【技术实现步骤摘要】
本专利技术属于信号处理，具体涉及一种基于fpga的低频时钟信号同步倍频的方法。
技术介绍
1、在fpga平台中，为了获得不同频率的时钟信号，工程师们优先直接调用fpga内置的锁相环ip核实现，但前提是输入时钟信号频率满足锁相环要求，如不小于1mhz，因此对于低频时钟信号的处理方式，通常是在fpga外将低频时钟信号通过硬锁相环或dds芯片倍频，再输出至fpga锁相环，这样会增加硬件电路设计的复杂程度和成本，所述的低频时钟信号为频率为30～300khz的时钟信号。
技术实现思路
1、为解决上述技术问题，本专利技术提供一种基于fpga的低频时钟信号同步倍频的方法，可以对输入的时钟信号，尤其对低频率的时钟信号进行同步倍频处理。
2、具体方案如下：
3、一种基于fpga的低频时钟信号同步倍频的方法，包括如下步骤，
4、s1)：对输入参考频率信号和系统时钟信号均进行分频，同时，对系统时钟信号进行倍频，所述系统时钟信号为fpga的时钟信号；
5、s2)：对分频后的输入参考频率信号和分频后的系统时钟信号进行鉴相，并存储相差作为鉴相值；
6、s3)：对相差进行窗口滤波，计算相差均值；
7、s4)：根据相差均值，计算pid频率控制参数；
8、s5)：模拟dds，通过频率控制参数调整控制输出频率。
9、步骤s1)中，利用fpga的ip核通过锁相环或时钟管理模块对系统时钟信号进行倍频。
10、步骤s
11、对分频后的信号进行鉴相，并存储相差的方法包括如下步骤，
12、s21)：使用倍频后的系统时钟信号作为采样频率，依据采样频率对系统时钟1pps信号和输入参考1pps信号分别进行上升沿同步采样，产生上升沿标识信号；
13、s22)：根据倍频后的系统时钟信号建立计数累加器，在采样频率检测到上升沿标识信号时，记录当前计数累加器的计数值，即获取系统时钟1pps信号的相位计数值和输入参考1pps信号的相位计数值；
14、s23)：用系统时钟1pps信号相位计数值作为基准，并与输入参考1pps信号的相位计数值相减，得到1pps鉴相值；
15、s24)：记录首次鉴相值作为系统差，在鉴相值消除系统差后，将鉴相值依次存入ram中。
16、步骤s3)中，进行窗口滤波，计算相差均值包括如下步骤，
17、s31)：依次从ram中读取鉴相值，判断鉴相值得绝对值是否大于窗口门限，若大于窗口门限，则将当前鉴相值赋值为窗口门限后进行锁存，若鉴相值小于窗口门限，则将鉴相值进行锁存，记为实时相差值；
18、s32)：取前后连续n次的实时相差值进行求均值计算，即将当前秒的实时相差值与前n秒实时相差值相加，所得计数和除以n，则得到相差均值。
19、步骤s4)中，计算pid频率控制参数的方法包括如下步骤，
20、s41)：每秒取滤波处理后的相差均值，记为其中m为滤波器深度，设置相差均值比例系数p,将相差均值与相差均值比例系数做乘法运算，得到比例分量；
21、s42)：取实时相差值记为e(n)，并设置相差值比例系数i，将当前次的积分累积量i′与本次的积分累积量相加，然后乘以相差值比例系统i，得到积分分量；其中，k为积分时间常数，当前次的积分累积量i′的初始值为零。
22、s43)：将比例分量与积分分量相加，得到控制输出量，即频率控制参数c(k),所述频率控制参数c(k)的计算公式为
23、步骤s5)中模拟dds，通过频率控制参数调整控制输出频率的方法包括如下步骤，
24、s51)：使用倍频后的系统时钟信号作为采样频率，建立位宽为n′的计数累加器，在每个采样时钟周期设置累加控制系数为k，所述累加控制系数为初始默认值k0与频率控制参数c的和；
25、初始默认值k0的计算公式为，
26、其中，fs为倍频后的系统时钟信号，fout为需要输出的时钟信号的频率，n′为计数累加器位宽；
27、s52)：若计数超出位宽n′，则自动溢出，只保留n位数字于累加器中，对累加器计数值的最高位，即n′-1位进行取反，取反后得到的信号即为所需要的频率信号fout。
28、本专利技术公开了一种基于fpga的低频时钟信号同步倍频的方法，根据输入参考频率信号的频率进行降频处理，同时对本地系统时钟信号分别进行降频处理和倍频处理；对降频处理后的频率信号进行相差标定；相差值逐一存储至寄存器中；而后对存储的相差值进行窗口滤波，消除相差野点，并统计计算相差均值；最后根据控制参数及相差值及均值计算频率控制参数，基于本地系统时钟同时根据频率控制参数实时调整输出频率；本专利技术方法可对较低频率的输入时钟信号进行同步化倍频，输出的频率的精度和稳定度高，且范围可调，可有效降低硬件电路成本和复杂度。
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1.一种基于FPGA的低频时钟信号同步倍频的方法，其特征在于：包括如下步骤，
2.根据权利要求1所述的基于FPGA的低频时钟信号同步倍频的方法，其特征在于：步骤S1)中，利用FPGA的IP核通过锁相环或时钟管理模块对系统时钟信号进行倍频。
3.根据权利要求1所述的基于FPGA的低频时钟信号同步倍频的方法，其特征在于：步骤S1)中对输入参考频率信号通过分频产生1Hz的输入参考频率信号，并记为输入参考1PPS信号，对系统时钟信号通过分频产生1Hz的系统时钟信号，并记为系统时钟1PPS信号。
4.根据权利要求3所述的基于FPGA的低频时钟信号同步倍频的方法，其特征在于：对分频后的信号进行鉴相，并存储相差的方法包括如下步骤，
5.根据权利要求1所述的基于FPGA的低频时钟信号同步倍频的方法，其特征在于：步骤S3)中，进行窗口滤波，计算相差均值包括如下步骤，
6.根据权利要求1所述的基于FPGA的低频时钟信号同步倍频的方法，其特征在于：步骤S4)中，计算PID频率控制参数的方法包括如下步骤，
7.根据权利要求1所述的基
...【技术特征摘要】
1.一种基于fpga的低频时钟信号同步倍频的方法，其特征在于：包括如下步骤，
2.根据权利要求1所述的基于fpga的低频时钟信号同步倍频的方法，其特征在于：步骤s1)中，利用fpga的ip核通过锁相环或时钟管理模块对系统时钟信号进行倍频。
3.根据权利要求1所述的基于fpga的低频时钟信号同步倍频的方法，其特征在于：步骤s1)中对输入参考频率信号通过分频产生1hz的输入参考频率信号，并记为输入参考1pps信号，对系统时钟信号通过分频产生1hz的系统时钟信号，并记为系统时钟1pps信号。
4.根据权利要求3所述的基于fpg...
【专利技术属性】
技术研发人员：张蕊，张筱南，梁永涛，张治功，邱昕，周崟灏，冷永清，
申请(专利权)人：郑州中科集成电路与系统应用研究院，
类型：发明
国别省市：
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