【技术实现步骤摘要】
本专利技术涉及电子电路，特别涉及一种占空比调整电路。
技术介绍
1、时钟占空比调整电路在模拟数字转换器(adc)中应用非常广泛，时钟的性能直接影响adc的整体性能，尤其在逐次逼近寄存器型模拟数字转换器(sar adc)中，由于整体功耗较小，因此实现低功耗高性能的时钟占空比稳定电路有着很大的意义。
2、如图1所示，在目前的占空比调整电路中，占空比调整电路中通过由电阻r和电容c组成rc滤波器来进行占空比检测，通过滤波器检测输出时钟信号vout，得到与时钟信号的占空比相应的直流信号。直流信号的电压值与输出时钟信号vout的占空比相关。通过将直流信号的电压值与预设参考电压值进行比较得到调整电压，从而调整占空比。然而，目前的占空比调整电路存在两个问题：(1)为了滤除输出时钟信号中的抖动，需要截至频率很低的低通滤波器，而低通滤波器通常采用rc滤波器，因此会增加占空比调整电路的芯片面积，导致占空比调整电路所占用的芯片面积较大；(2)由于温度、工艺及电压等原因，会导致参考电压漂移。以上两个问题会导致时钟信号的输出沿抖动，从而导致占空比发生漂移。
技术实现思路
1、本专利技术的目的在于提供一种占空比调整电路，以节省芯片面积以及降低时钟抖动。
2、为实现上述目的，本专利技术提供一种占空比调整电路，包括：
3、占空比调整单元，用于接收时钟信号以对所述时钟信号进行占空比调整并输出调整后的所述时钟信号；
4、第一开关单元，包括第一开关和第一电容，所述第一开关与
5、第二开关单元，包括第二开关和第二电容，所述第二开关与所述占空比调整单元相连接，所述第二开关用于接收所述占空比调整单元输出的时钟信号的反相信号，且所述第二开关在所述时钟信号为低电平状态时导通以使所述第二电容处于充电状态，并在所述时钟信号为高电平状态时断开以使所述第二电容停止充电；
6、运算放大器，所述运算放大器的正相输入端与所述第一电容连接，反相输入端与所述第二电容连接，所述运算放大器用于根据所述第一电容的电压和所述第二电容的电压之间的电压差输出调整电压，其中，所述电压差表征所述占空比调整单元输出的所述时钟信号的占空比；
7、第三开关单元，包括第三开关，所述第三开关连接所述运算放大器的输出端及所述占空比调整单元，用于在所述第一开关和所述第二开关的状态均为断开时导通，以将所述运算放大器输出的调整电压提供至所述占空比调整单元以调整所述时钟信号的占空比。
8、可选的，在所述的占空比调整电路中，所述占空比调整单元包括多组mos晶体管，每组所述mos晶体管包括连接的nmos晶体管和pmos晶体管。
9、可选的，在所述的占空比调整电路中，所述占空比调整电路还包括：
10、第一缓冲器，所述第一缓冲器的输入端与所述占空比调整单元连接，用于对所述占空比调整单元输出的所述时钟信号进行缓存并输出；
11、第一反相器，所述第一反相器的输入端连接所述第一缓冲器的输出端，所述第一反相器的输出端连接所述第二开关单元，所述第一反相器用于对所述时钟信号进行反相以形成所述时钟信号的反相信号并输出至所述第二开关单元。
12、可选的，在所述的占空比调整电路中，所述第一开关单元还包括：
13、第一二分频模块，所述第一二分频模块的输入端连接所述第一缓冲器的输出端，用于接收所述第一缓冲器输出的所述时钟信号；
14、第一延时模块，所述第一延时模块的输入端连接所述第一二分频单元的输出端，用于对所述时钟信号进行延时；
15、第二缓冲器，所述第二缓冲器的输入端连接所述第一缓冲器的输出端，用于对所述第一缓冲器输出的所述时钟信号进行缓存并输出；
16、第一与门，所述第一与门的两个输入端分别连接所述第二缓冲器的输出端和所述第一延时单元的输出端，所述第一与门的输出端连接所述第一开关，以控制所述第一开关的导通或断开。
17、可选的，在所述的占空比调整电路中，所述占空比调整单元还包括第二反相器，所述第二反相器的输入端连接所述第一缓冲器的输出端，所述第二反相器的输出端连接所述第二开关单元，所述第二反相器用于对所述时钟信号进行反相以形成所述时钟信号的反相信号并输出至所述第二开关单元。
18、可选的，在所述的占空比调整电路中，所述第二开关单元还包括：
19、第二二分频模块，所述第二二分频模块的输入端连接所述第一反相器的输出端，用于接收所述第一反相器输出的所述时钟信号的反相信号；
20、第二延时模块，所述第二延时模块的输入端连接所述第二二分频模块的输出端，用于对所述时钟信号的反相信号进行延时；
21、第三缓冲器，所述第三缓冲器的输入端连接所述第一反相器的输出端，用于对所述时钟信号的反相信号进行缓存并输出；
22、第二与门，所述第二与门的两个输入端分别连接所述第三缓冲器的输出端和所述第二延时模块的输出端，所述第二与门的输出端连接所述第二开关，以控制所述第二开关的导通和断开。
23、可选的，在所述的占空比调整电路中，所述第三开关单元还包括：
24、第三反相器，所述第三反相器的输入端连接所述第一延迟单元的输出端，用于对所述第一延迟单元输出的所述时钟信号进行反相；
25、第四反相器，所述第四反相器的输入端连接所述第二延迟单元的输出端，用于对所述第二延迟单元输出的所述时钟信号的反相信号进行反相；
26、第三与门，所述第三与门的两个输入端分别连接所述第三反相器的输出端和所述第四反相器的输出端，所述第三与门的输出端连接所述第三开关以控制所述第三开关的导通或断开。
27、可选的，在所述的占空比调整电路中，所述第三开关单元还包括第三电容，所述第三电容连接所述第三开关。
28、可选的，在所述的占空比调整电路中，所述第一开关连接第一电源电压，所述第一电源电压用于在所述第一开关导通时对所述第一电容进行充电，并在所述第一开关断开时停止对所述第一电容充电。
29、可选的，在所述的占空比调整电路中，所述第二开关连接第二电源电压，所述第一电源电压与所述第二电源电压的电压值不同，所述第二电源电压用于在所述第二开关导通时对所述第二电容进行充电，并在所述第二开关断开时停止对所述第二电容充电。
30、在本专利技术提供的占空比调整电路中，通过第一开关单元中的第一开关在时钟信号为高电平状态时导通以使第一电容处于充电状态，并在时钟信号为低电平状态时断开以使第一电容停止充电，以及通过第二开关单元中的第二开关在时钟信号为低电平状态时导通以使第二电容处于充电状态，并在时钟信号为高电平状态时断开以使第二电容停止充电，由于，第一开关用于接收占空比调整单元本文档来自技高网...
【技术保护点】
1.一种占空比调整电路，其特征在于，包括：
2.如权利要求1所述的占空比调整电路，其特征在于，所述占空比调整单元包括多组MOS晶体管，每组所述MOS晶体管包括连接的NMOS晶体管和PMOS晶体管。
3.如权利要求1所述的占空比调整电路，其特征在于，所述占空比调整电路还包括：
4.如权利要求3所述的占空比调整电路，其特征在于，所述第一开关单元还包括：
5.如权利要求4所述的占空比调整电路，其特征在于，所述占空比调整单元还包括第二反相器，所述第二反相器的输入端连接所述第一缓冲器的输出端，所述第二反相器的输出端连接所述第二开关单元，所述第二反相器用于对所述时钟信号进行反相以形成所述时钟信号的反相信号并输出至所述第二开关单元。
6.如权利要求5所述的占空比调整电路，其特征在于，所述第二开关单元还包括：
7.如权利要求6所述的占空比调整电路，其特征在于，所述第三开关单元还包括：
8.如权利要求7所述的占空比调整电路，其特征在于，所述第三开关单元还包括第三电容，所述第三电容连接所述第三开关。
9.
10.如权利要求9所述的占空比调整电路，其特征在于，所述第二开关连接第二电源电压，所述第一电源电压与所述第二电源电压的电压值不同，所述第二电源电压用于在所述第二开关导通时对所述第二电容进行充电，并在所述第二开关断开时停止对所述第二电容充电。
...【技术特征摘要】
1.一种占空比调整电路，其特征在于，包括：
2.如权利要求1所述的占空比调整电路，其特征在于，所述占空比调整单元包括多组mos晶体管，每组所述mos晶体管包括连接的nmos晶体管和pmos晶体管。
3.如权利要求1所述的占空比调整电路，其特征在于，所述占空比调整电路还包括：
4.如权利要求3所述的占空比调整电路，其特征在于，所述第一开关单元还包括：
5.如权利要求4所述的占空比调整电路，其特征在于，所述占空比调整单元还包括第二反相器，所述第二反相器的输入端连接所述第一缓冲器的输出端，所述第二反相器的输出端连接所述第二开关单元，所述第二反相器用于对所述时钟信号进行反相以形成所述时钟信号的反相信号并输出至所述第二开关单元。
6.如权利要求5所述的占空比调...
【专利技术属性】
技术研发人员：孟钒，肖家伟，曹谊，
申请(专利权)人：玏芯科技广州有限公司，
类型：发明
国别省市：
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