【技术实现步骤摘要】
本公开涉及集成电路领域，具体涉及一种时钟信号的调整方法和延迟锁相环电路。
技术介绍
1、延迟锁相环（delay-locked loop，dll）是对时钟信号进行延迟调整，以实现系统中时钟信号同步的电路。由于该同步不随外界条件，如温度、电压等的变化而改变，因此，被广泛地应用在时序领域。
2、例如，动态随机存取存储器（dynamic random access memory，简称dram）在进行读/写操作时，需要开启延迟锁相环，用来消除内部时钟与外部时钟的时钟偏移，进而保证外部时钟、数据选通信号（dqs）以及数据输出信号（dq）三者在边沿上对齐。
技术实现思路
1、有鉴于此，本公开实施例提供了一种时钟信号的调整方法和延迟锁相环电路，能够优化延迟锁相环电路的运行过程，提高延迟调整的效率。
2、本公开实施例的技术方案是这样实现的：
3、本公开实施例提供一种时钟信号的调整方法，应用于延迟锁相环电路，其特征在于，所述方法包括：确定初始输入时钟信号的频率；根据所述初始输入时钟信号的频率，确定调整模式；按照所述调整模式进行延迟调整，得到相位锁定的至少一个输出时钟信号；其中，至少一个所述输出时钟信号与所述初始输入时钟信号之间的相位差小于预设值。
4、上述方案中，确定所述初始输入时钟信号的频率，包括：由模式寄存器中获取寄存数据；对所述寄存数据进行译码，得到多个tccd表征信号，从而确定所述初始输入时钟信号的频率；其中，每个所述tccd表征信号表征对应的t
5、上述方案中，按照所述调整模式进行延迟调整，包括：若所述初始输入时钟信号的频率小于或等于第一频率阈值，则依次采用快速锁定模块、粗延迟线和细延迟线，进行延迟调整；或者，若所述初始输入时钟信号的频率大于所述第一频率阈值，则依次采用所述粗延迟线和所述细延迟线，进行延迟调整；其中，所述快速锁定模块的延迟调整单步量，大于或等于所述粗延迟线的延迟调整单步量；所述粗延迟线的延迟调整单步量，大于所述细延迟线的延迟调整单步量。
6、上述方案中，按照所述调整模式进行延迟调整，还包括：若所述初始输入时钟信号的频率小于或等于第一频率阈值，则依次采用快速锁定模块、粗延迟线和细延迟线，进行延迟调整；或者，若所述初始输入时钟信号的频率大于所述第一频率阈值且小于等于第二频率阈值，则依次采用所述粗延迟线和所述细延迟线，进行延迟调整；或者，若所述初始输入时钟信号的频率大于所述第二频率阈值，则采用所述细延迟线，进行延迟调整；所述第二频率阈值大于所述第一频率阈值。
7、上述方案中，采用所述快速锁定模块进行延迟调整，包括：确定参考时钟信号和其对应的反馈时钟信号之间的初始相位差；所述参考时钟信号是由所述初始输入时钟信号得到的；根据所述初始相位差，得到第一延迟码；将所述第一延迟码叠加至第二延迟码，以进行延迟调整；所述第二延迟码控制所述粗延迟线的延迟调整总量。
8、上述方案中，确定所述初始相位差之后，所述方法还包括：若所述初始相位差小于所述粗延迟线的延迟调整单步量，则转为采用所述细延迟线进行延迟调整。
9、上述方案中，采用所述粗延迟线进行延迟调整，包括：步进地累加或累减所述第二延迟码；实时检测所述参考时钟信号的变化沿和其对应的所述反馈时钟信号的变化沿之间相对位置关系，若所述相对位置关系出现交替变化，则锁定所述第二延迟码；
10、采用所述细延迟线进行延迟调整，包括：步进地累加或累减第三延迟码；所述第三延迟码控制所述细延迟线的延迟调整总量；实时检测所述参考时钟信号的变化沿和其对应的所述反馈时钟信号的变化沿之间相对位置关系，若所述相对位置关系出现交替变化，则锁定所述第三延迟码。
11、上述方案中，采用所述细延迟线进行延迟调整，还包括：若所述第三延迟码达到最小值或者最大值，所述第三延迟码仍未被锁定，则转为采用所述粗延迟线进行延迟调整。
12、上述方案中，得到相位锁定的至少一个所述输出时钟信号之后，所述方法还包括：根据系统环境条件的改变，实时采用所述细延迟线或所述粗延迟线进行延迟调整，使至少一个所述输出时钟信号保持相位锁定。
13、本公开实施例还提供一种延迟锁相环电路，所述延迟锁相环电路包括：确定模块，被配置为确定初始输入时钟信号的频率，以及，根据所述初始输入时钟信号的频率，确定调整模式；延迟调整模块，被配置为按照所述调整模式进行延迟调整，得到相位锁定的至少一个输出时钟信号；其中，至少一个所述输出时钟信号与所述初始输入时钟信号之间的相位差小于预设值。
14、上述方案中，所述确定模块包括：译码器，被配置为由模式寄存器中获取寄存数据，并对所述寄存数据进行译码，得到多个tccd表征信号；其中，每个所述tccd表征信号表征对应的tccd值；所述tccd值表征相邻两次列地址选通脉冲之间的时间间隔；逻辑控制电路，连接所述译码器，被配置为接收多个所述tccd表征信号，并输出控制信号；所述控制信号的值表征所述调整模式。
15、上述方案中，所述逻辑控制电路包括：至少一个或非门，至少一个所述或非门的每个输入端对应接收一个所述tccd表征信号；第一与非门，所述第一与非门的每个输入端对应连接至少一个所述或非门的一个输出端，所述第一与非门输出所述控制信号。
16、上述方案中，所述延迟调整模块包括：快速锁定模块，被配置为确定参考时钟信号和其对应的反馈时钟信号之间的初始相位差；所述参考时钟信号是由所述初始输入时钟信号得到的；以及，根据所述初始相位差，得到第一延迟码；以及，将所述第一延迟码叠加至第二延迟码，以进行延迟调整；粗延迟线，被配置为步进地累加或累减所述第二延迟码；所述第二延迟码控制所述粗延迟线的延迟调整总量；以及，实时检测所述参考时钟信号的变化沿和其对应的所述反馈时钟信号的变化沿之间相对位置关系，若所述相对位置关系出现交替变化，则锁定所述第二延迟码；细延迟线，被配置为步进地累加或累减第三延迟码；所述第三延迟码控制所述细延迟线的延迟调整总量；以及，实时检测所述参考时钟信号的变化沿和其对应的所述反馈时钟信号的变化沿之间相对位置关系，若所述相对位置关系出现交替变化，则锁定所述第三延迟码。
17、上述方案中，所述快速锁定模块包括：至少一个第一d触发器，至少一个所述第一d触发器的数据输入端和同相输出端依次串联，至少一个所述第一d触发器的时钟输入端均接收所述反馈时钟信号；其中，第一个所述第一d触发器的数据输入端接收初始边沿信号，所述初始边沿信号包含一个变化沿；最后一个所述第一d触发器的同相输出端输出反馈时钟边沿信号；第二d触发器，所述第二d触发器的数据输入端连接最后一个所述第一d触发器的反相输出端，所述第二d触发器的时钟输入端接收所述参考时钟信号，所述第二d触发器的同相输出端输出参考时钟边沿信号。
18、上述方案中，所述快速锁定模块还包括：多级第一延迟码生成电路；每级所述第一延迟码生成电路包本文档来自技高网...
【技术保护点】
1.一种时钟信号的调整方法，应用于延迟锁相环电路，其特征在于，所述方法包括：
2.根据权利要求1所述的时钟信号的调整方法，其特征在于，确定所述初始输入时钟信号的频率，包括：
3.根据权利要求1所述的时钟信号的调整方法，其特征在于，按照所述调整模式进行延迟调整，包括：
4.根据权利要求1所述的时钟信号的调整方法，其特征在于，按照所述调整模式进行延迟调整，还包括：
5.根据权利要求3所述的时钟信号的调整方法，其特征在于，采用所述快速锁定模块进行延迟调整，包括：
6.根据权利要求5所述的时钟信号的调整方法，其特征在于，确定所述初始相位差之后，所述方法还包括：
7.根据权利要求5所述的时钟信号的调整方法，其特征在于，
8.根据权利要求7所述的时钟信号的调整方法，其特征在于，采用所述细延迟线进行延迟调整，还包括：
9.根据权利要求3所述的时钟信号的调整方法，其特征在于，得到相位锁定的至少一个所述输出时钟信号之后，所述方法还包括：
10.一种延迟锁相环电路，其特征在于，所述延迟锁相环电
11.根据权利要求10所述的延迟锁相环电路，其特征在于，所述确定模块包括：
12.根据权利要求11所述的延迟锁相环电路，其特征在于，所述逻辑控制电路包括：
13.根据权利要求10所述的延迟锁相环电路，其特征在于，所述延迟调整模块包括：
14.根据权利要求13所述的延迟锁相环电路，其特征在于，所述快速锁定模块包括：
15.根据权利要求14所述的延迟锁相环电路，其特征在于，所述快速锁定模块还包括：多级第一延迟码生成电路；每级所述第一延迟码生成电路包括：
...【技术特征摘要】
1.一种时钟信号的调整方法，应用于延迟锁相环电路，其特征在于，所述方法包括：
2.根据权利要求1所述的时钟信号的调整方法，其特征在于，确定所述初始输入时钟信号的频率，包括：
3.根据权利要求1所述的时钟信号的调整方法，其特征在于，按照所述调整模式进行延迟调整，包括：
4.根据权利要求1所述的时钟信号的调整方法，其特征在于，按照所述调整模式进行延迟调整，还包括：
5.根据权利要求3所述的时钟信号的调整方法，其特征在于，采用所述快速锁定模块进行延迟调整，包括：
6.根据权利要求5所述的时钟信号的调整方法，其特征在于，确定所述初始相位差之后，所述方法还包括：
7.根据权利要求5所述的时钟信号的调整方法，其特征在于，
8.根据权利要求7所述的时钟信号的调整方法，其特征在于，...
【专利技术属性】
技术研发人员：庞高远，严允柱，郑载勲，
申请(专利权)人：长鑫存储技术西安有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。