【技术实现步骤摘要】
本专利技术涉及计算机，尤其涉及一种总线延时的确定方法、装置、设备及存储介质。
技术介绍
1、在芯片设计过程中，需要先建立好模块之间的逻辑互联关系，再基于逻辑互联关系建立物理连接。由于布局布线方式的不同，不同模块之间不同连线之间的距离和类型均可能存在差异，尤其是在距离过长时，直接按照逻辑互联的方式建立模块之间的连接，会影响两个互联模块之间的时序(timing)性能,因此通常需要对互联的两个模块互联的总线进行延时调整，来优化两个互联模块之间的时序。
2、axi(advanced extensible interface)总线是其中一种类型的芯片互联总线，axi总线广泛应用于现代soc芯片中。axi总线是高速总线，数据吞吐量大、速度快、频率高，因此对时序要求非常高，并且设计者总希望通过采用axi总线获得更高的带宽。axi中信号数量大、部分信号宽度大，导致axi信号线总数量非常多。因此需要一种高效的方法对axi总线的读/写通道的每个id对应的读/写数据与其读/写指令之间的延时进行统计。
技术实现思路
1、本专利技术提供了一种总线延时的确定方法、装置、设备及存储介质，以实现对axi总线的读/写通道的每个id对应的读/写数据与其读/写指令之间的延时进行统计。
2、根据本专利技术的一方面，提供了一种总线延时的确定方法，包括：
3、获取入栈事件，提取与所述入栈事件对应的第一时间戳与第一标识，将所述第一时间戳与所述第一标识存入同一个存储单元中；其中，所述存储单元的
4、获取出栈事件，根据与所述出栈事件对应的第二标识在各所述存储单元中查找，得到存储的第一标识与所述第二标识一致的目标存储单元；
5、提取与所述出栈事件对应的第二时间戳及所述目标存储单元中存储的目标时间戳，将所述第二时间戳与所述目标时间戳之差确定为所述总线延时。
6、进一步地，所述总线延时包括写通道延时和读通道延时。
7、进一步地，将所述第一时间戳与所述第一标识存入同一个存储单元中，包括：
8、根据各所述存储单元的排序，将各所述存储单元中存储的数据依次移位到后一个所述存储单元中；
9、将所述第一时间戳与所述第一标识存入排序第一的所述存储单元中。
10、进一步地，根据与所述出栈事件对应的第二标识在各所述存储单元中查找，包括：
11、根据各所述存储单元的排序，从排序最后的存储单元开始，根据与所述出栈事件对应的第二标识按倒序在各所述存储单元中查找。
12、进一步地，提取与所述出栈事件对应的第二时间戳及所述目标存储单元中存储的目标时间戳之后，还包括：
13、释放所述目标存储单元的存储空间，并重新分布各所述存储单元中存储的数据。
14、进一步地，重新分布各所述存储单元中存储的数据，包括：
15、根据各所述存储单元的排序，将所述目标存储单元之后的各所述存储单元中存储的数据依次移位到前一个所述存储单元中。
16、进一步地，将所述第二时间戳与所述目标时间戳之差确定为所述总线延时之后，还包括：
17、若所述总线延时大于设定延时阈值，则向总线中断控制器发出中断请求。
18、根据本专利技术的另一方面，提供了一种总线延时的确定装置，包括：
19、第一时间戳与第一标识存储模块，用于获取入栈事件，提取与所述入栈事件对应的第一时间戳与第一标识，将所述第一时间戳与所述第一标识存入同一个存储单元中；其中，所述存储单元的个数与总线传输能力匹配且各所述存储单元保持设定排序；
20、第二标识查找模块，用于获取出栈事件，根据与所述出栈事件对应的第二标识在各所述存储单元中查找，得到存储的第一标识与所述第二标识一致的目标存储单元；
21、总线延时确定模块，用于提取与所述出栈事件对应的第二时间戳及所述目标存储单元中存储的目标时间戳，将所述第二时间戳与所述目标时间戳之差确定为所述总线延时。
22、可选的，所述总线延时包括写通道延时和读通道延时。
23、可选的，第一时间戳与第一标识存储模块还用于：
24、根据各所述存储单元的排序，将各所述存储单元中存储的数据依次移位到后一个所述存储单元中；
25、将所述第一时间戳与所述第一标识存入排序第一的所述存储单元中。
26、可选的，第二标识查找模块还用于：
27、根据各所述存储单元的排序，从排序最后的存储单元开始，根据与所述出栈事件对应的第二标识按倒序在各所述存储单元中查找。
28、可选的，装置还包括数据重分布模块，用于释放所述目标存储单元的存储空间，并重新分布各所述存储单元中存储的数据。
29、可选的，数据重分布模块还用于：
30、根据各所述存储单元的排序，将所述目标存储单元之后的各所述存储单元中存储的数据依次移位到前一个所述存储单元中。
31、可选的，装置还包括中断请求发送模块，用于在所述总线延时大于设定延时阈值时，向总线中断控制器发出中断请求。
32、根据本专利技术的另一方面，提供了一种电子设备，所述电子设备包括：
33、至少一个处理器；以及
34、与所述至少一个处理器通信连接的存储器；其中，
35、所述存储器存储有可被所述至少一个处理器执行的计算机程序，所述计算机程序被所述至少一个处理器执行，以使所述至少一个处理器能够执行本专利技术任一实施例所述的总线延时的确定方法。
36、根据本专利技术的另一方面，提供了一种计算机可读存储介质，所述计算机可读存储介质存储有计算机指令，所述计算机指令用于使处理器执行时实现本专利技术任一实施例所述的总线延时的确定方法。
37、本专利技术公开的总线延时的确定方法，首先获取入栈事件，提取与入栈事件对应的第一时间戳与第一标识，将第一时间戳与第一标识存入同一个存储单元中；其中，存储单元的个数与总线传输能力匹配且各存储单元保持设定排序；然后获取出栈事件，根据与出栈事件对应的第二标识在各存储单元中查找，得到存储的第一标识与第二标识一致的目标存储单元；最后提取与出栈事件对应的第二时间戳及目标存储单元中存储的目标时间戳，将第二时间戳与目标时间戳之差确定为总线延时。本专利技术提供的总线延时的确定方法，通过分别存储每个入栈事件对应的标识与时间戳，并根据出栈事件对应的表述查找已存的时间戳，可以快速有效地记录所有标识对应的总线延时，并节省硬件开销。
38、应当理解，本部分所描述的内容并非旨在标识本专利技术的实施例的关键或重要特征，也不用于限制本专利技术的范围。本专利技术的其它特征将通过以下的说明书而变得容易理解。
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1.一种总线延时的确定方法，其特征在于，包括：
2.根据权利要求1所述的方法，其特征在于，所述总线延时包括写通道延时和读通道延时。
3.根据权利要求1所述的方法，其特征在于，将所述第一时间戳与所述第一标识存入同一个存储单元中，包括：
4.根据权利要求1所述的方法，其特征在于，根据与所述出栈事件对应的第二标识在各所述存储单元中查找，包括：
5.根据权利要求1所述的方法，其特征在于，提取与所述出栈事件对应的第二时间戳及所述目标存储单元中存储的目标时间戳之后，还包括：
6.根据权利要求5所述的方法，其特征在于，重新分布各所述存储单元中存储的数据，包括：
7.根据权利要求1所述的方法，其特征在于，将所述第二时间戳与所述目标时间戳之差确定为所述总线延时之后，还包括：
8.一种总线延时的确定装置，其特征在于，包括：
9.一种电子设备，其特征在于，所述电子设备包括：
10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质存储有计算机指令，所述计算机指令用于使处理器执行时实现权利
...【技术特征摘要】
1.一种总线延时的确定方法，其特征在于，包括：
2.根据权利要求1所述的方法，其特征在于，所述总线延时包括写通道延时和读通道延时。
3.根据权利要求1所述的方法，其特征在于，将所述第一时间戳与所述第一标识存入同一个存储单元中，包括：
4.根据权利要求1所述的方法，其特征在于，根据与所述出栈事件对应的第二标识在各所述存储单元中查找，包括：
5.根据权利要求1所述的方法，其特征在于，提取与所述出栈事件对应的第二时间戳及所述目标存储单元中存储的目标时间戳之后，还包括：
【专利技术属性】
技术研发人员：肖林，李兆静，陈琦，
申请(专利权)人：上海思朗科技有限公司，
类型：发明
国别省市：
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