【技术实现步骤摘要】
本专利技术涉及一种器件，该器件包括在掩埋栅格材料结构上集成的功率mosfet和续流肖特基二极管，以实现最佳的电压阻断性能。
技术介绍
1、一些碳化硅(sic)功率mosfet能够商购获得，并且有许多专利出版物公开了sic功率mosfet架构。这些架构包括p-n体二极管，其能够用作反向并联续流二极管。然而，开关频率受限于该体二极管的速度，因为这是一个慢少数载流子器件。p-n体二极管还具有高阈值电压的缺点，导致高导电和开关损耗。与～1v的sic肖特基整流器相比，sic p-n体二极管具有～3v的高势垒，前者与si整流器相当。
2、为了加速sic mosfet的切换，诸如肖特基二极管或jbs二极管的快速整流器应当用作反向并联二极管。
3、使用外部快速整流器是实现有效的反向并联续流二极管的最简单方法。然而，快速整流器的额定电流需要高于mosfet p-n体二极管的额定电流，以确保主电流路径通过快速整流器，用于负漏极电流。该解决方案具有三个主要缺点。第一个缺点是大区域的外部快速整流器。该外部二极管会引入较大的寄生输出电容并限制开关频率。第二个缺点是需要引线键合，这会降低连接的可靠性并增加寄生电感。第三个缺点是系统成本高。
4、us 6,979,863公开了一种具有集成的jbs二极管的vdmosfet。这种设计的主要好处在于两个器件都集成在同一芯片上。然而，由于这些器件只能并联集成，并且不能共享相同的单位单元和漂移层区域，所以限制了集成。如us 6,979,863中所公开的，例如在附图中，jbs二极管的最
5、us 5,693,569公开了这样一种设计，该设计包括通过刻蚀沉积有肖特基金属的额外沟槽来将sic沟槽mosfet和肖特基二极管集成在一起。该特征在us 5,693,569的图1至图3中以20表示。与美国专利6,979,863中的vdmosfet方案相比，该设计具有更高的集成密度。然而，应当使栅极沟槽屏蔽于高电场，以避免器件早期损坏。类似的双沟槽设计现今已在商业上用于沟槽mosfet，但是二极管沟槽包括p-n结而不是肖特基接触件，以使栅极沟槽屏蔽于高电场。该p-n结还用作体二极管。
6、在现有技术中，存在具有结合在mosfet中的肖特基区域的已知的器件，例如参见w.sung等人，“developing one-chip integration of 1.2kv sic mosfet and jbs diode(jbsfet)”，ieee transactions on industrial electronics，第64卷，第10期，2017年10月，以及w.sung等人，monolithically integrated 4h-sic mosfet and jbs diode(jbsfet)using a single ohmic/schottky process scheme，ieee electron deviceletter，第37卷，第12期，2016年12月。然而，在一个实施例中，jbs二极管和mosfet被放置在器件芯片区域的不同部分上，因此不共享相同的漂移层区域。在另一个实施例中，jbs二极管和mosfet不与掩埋栅格结合。
7、总之，本领域需要提供一种改进的器件。
技术实现思路
1、本专利技术的一个目的是消除现有技术中的至少一些缺点，并且提供一种改进的续流肖特基二极管，该续流肖特基二极管其在掩埋栅格材料结构的顶部上与mosfet集成。
2、本专利技术的实施例提供了用于将肖特基二极管和dmosfet或沟槽mosfet单片集成在掩埋栅格材料结构上的方法和技术方案。
3、经过广泛研究，已经发现可以通过如下来获得优点：通过利用掩埋栅格(bg)作为结势垒，以通过单独的层来屏蔽阻断时的电场，而将功率mosfet和肖特基二极管集成。
4、在第一方面中，提供了一种器件，其包括以下部分：
5、n型衬底(1)，
6、n型漂移外延层，其在所述n型衬底(1)上，
7、n型外延再生层，其在所述n型漂移外延层(3)上，
8、p型栅格层(4)，其包括在所述n型漂移外延层(3)中的栅格，并且与所述n型外延再生层(6)接触，
9、p型馈电层(5)，其在n型漂移外延层(3)中，并且与所述n型外延再生层(6)接触，所述栅格层(4)与所述p型馈电层(5)连接，欧姆接触件(7)，其至少部分地被应用在所述p型馈电层(5)上，p阱区(8a，8b)，
10、n+源极区(9a，9b)，
11、栅极氧化物(10)，
12、源极欧姆接触件(11)，
13、所述欧姆接触件(7)经由金属化层(14)连接至所述源极欧姆接触件(11)，所述p阱区(8a，8b)被布置为使得其与所述n型外延再生层(6)、所述n+源极区(9a，9b)、所述栅极氧化物(10)和所述源极欧姆接触件(11)接触，
14、所述n+源区(9a，9b)被布置为使得其与所述p阱区(8a，8b)、所述栅极氧化层(10)和所述源极欧姆接触件(11)接触，
15、栅极接触件(12)，
16、隔离层(13)，其用于使栅极接触件(12)与金属化层(14)区域隔离，
17、所述栅极氧化物(10)与所述p阱区(8a，8b)、所述n+源极区(9a，9b)、所述栅极接触件(12)和所述隔离层(13)接触，
18、所述栅极氧化物(10)选择性地与所述n型外延再生层(6)和源极欧姆接触件(11)接触，
19、肖特基接触件(15)
20、所述金属化层(14)至少部分地被应用在所述器件上并且与所述肖特基接触件(15)接触，而所述肖特基接触件(15)与所述n型外延再生层(6)接触，
21、漏极欧姆接触件和金属化件(17)。
22、在所附权利要求中限定了其他方面和实施例，在此通过引用将其具体地并入本文中。
23、该设计的一个优点在于，整个表面区域可用于mosfet和肖特基二极管结构，而无需牺牲用于特殊结构的区域，以降低与其他材料的表面或界面处的电场。mosfet和肖特基二极管可以彼此非常接近地放置在同一单位单元中，因此共享同一漂移层。续流肖特基二极管可以与所述mosfet集成在几乎与单独mosfet芯片相同的区域上。与利用两个单独的芯片相比，在某些实施例中，总区域因此可以减少几乎50％。
24、另一个优点在于，最高的电场出现在接近bg区域的结的漂移层(3)中，因此漂移层(3)不受肖特基二极管或mosfet设计规则的限制。因此，根据这种用于pin整流器的穿通设计，可以减小厚度并增加漂移层(本文档来自技高网...
【技术保护点】
1.一种用于和源极、栅极、漏极电连通的半导体器件，包括：
2.根据权利要求1所述的半导体器件，其中，所述掩埋栅格结构包括：
3.根据权利要求1所述的半导体器件，其中，所述掩埋栅格结构包括：
4.根据权利要求3所述的半导体器件，其中，所述MOSFET结构包括：
5.根据权利要求3所述的半导体器件，其中，所述肖特基二极管结构包括：
6.根据权利要求3所述的半导体器件，其中，所述二极管结构包括：
7.根据权利要求3所述的半导体器件，进一步包括：
8.根据权利要求7所述的半导体器件，其中，所述JFET结构包括设置成与所述外延再生层、阱区、栅极氧化物层接触的JFET区域。
9.根据权利要求1所述的半导体器件，其中，所述第一漏极节点包括设置在所述衬底的与漂移层相对的一侧的漏极欧姆接触件。
10.根据权利要求1所述的半导体器件，其中，所述器件包括n+型的外延缓冲层，设置在所述衬底和漂移外延层之间。
11.根据权利要求1所述的半导体器件，其中，所述阱区包括注入层或外延层，所述源
12.根据权利要求1所述的半导体器件，其中，所述栅格层包括多个栅格，其中至少一部分栅格具有在栅格下方居中设置的凸缘，所述凸缘定位成朝向所述衬底，所述凸缘的横向尺寸小于栅格。
13.根据权利要求1所述的半导体器件，其中，所述栅格层包括多个栅格，并且其中每个栅格包括上部和下部，所述下部朝向所述衬底；其中，所述上部是利用外延生长制造的，并且其中，下部是利用离子注入制造的。
14.根据权利要求1所述的半导体器件，其中，所述外延再生层包括具有不同掺杂程度和厚度的至少两个外延再生层，作为漂移层或电流散布层。
15.根据权利要求14所述的半导体器件，其中，
16.根据权利要求1所述的半导体器件，其中，所述栅格层在至少第一方向上具有第一重复结构，所述第一重复结构在至少第一方向上以规则的第一距离重复；并且其中，所述MOSFET结构和肖特基接触件在至少第二方向上具有第二重复结构，所述第二重复结构在至少第二方向上以规则的第二距离重复。
17.根据权利要求6所述的半导体器件，其中，沿着任何可能的限定方向，所述栅格层的第一重复结构之间的第一距离与所述MOSFET结构和肖特基接触件的第二重复结构之间的第二距离不同，所述第一距离和第二距离是沿着相同方向测量的。
18.根据权利要求1所述的半导体器件，其中，所述MOSFET结构与所述肖特基二极管结构交替地重复，其中，在每个MOSFET结构之间设有一个肖特基二极管结构。
19.根据权利要求1所述的半导体器件，包括设置成与所述欧姆接触件接触的至少一个外延生长的p型区，其中，所述馈电层包括用于每个外延生长区的至少一个区域，其中，所述外延生长区在与所述衬底平行的平面上的投影具有限制了所述外延生长区的投影的边界线，其中，施加所述馈电层，以至少使得所述馈电层在与所述衬底平行的平面上的投影位于所述边界线的周围，使得从所述边界线到所述周围的任何点的距离最大为0.5μm，并且其中，还施加所述馈电层，以使得从所述外延生长区的下部到所述馈电层的上部的距离在0-5μm的范围内，向上的方向是由垂直离开所述衬底的方向给出。
20.一种半导体器件，包括：
21.根据权利要求20所述的器件，其中，
22.根据权利要求21所述的器件，其中，所述MOSFET器件包括：
23.根据权利要求22所述的器件，
24.根据权利要求20所述的器件，进一步包括JFET器件，
25.根据权利要求22所述的器件，进一步包括JFET器件，
26.根据权利要求22所述的器件，进一步包括JFET器件，
27.根据权利要求20所述的器件，
28.一种半导体器件，包括：
29.根据权利要求28所述的器件，其中，
30.根据权利要求28所述的器件，
31.根据权利要求30所述的器件，
32.根据权利要求30所述的器件，其中，所述JFET器件包括：
33.根据权利要求30所述的器件，
34.根据权利要求28所述的器件，其中，所述肖特基二极管器件与所述MOSFET器件并联地连接。
...【技术特征摘要】
1.一种用于和源极、栅极、漏极电连通的半导体器件，包括：
2.根据权利要求1所述的半导体器件，其中，所述掩埋栅格结构包括：
3.根据权利要求1所述的半导体器件，其中，所述掩埋栅格结构包括：
4.根据权利要求3所述的半导体器件，其中，所述mosfet结构包括：
5.根据权利要求3所述的半导体器件，其中，所述肖特基二极管结构包括：
6.根据权利要求3所述的半导体器件，其中，所述二极管结构包括：
7.根据权利要求3所述的半导体器件，进一步包括：
8.根据权利要求7所述的半导体器件，其中，所述jfet结构包括设置成与所述外延再生层、阱区、栅极氧化物层接触的jfet区域。
9.根据权利要求1所述的半导体器件，其中，所述第一漏极节点包括设置在所述衬底的与漂移层相对的一侧的漏极欧姆接触件。
10.根据权利要求1所述的半导体器件，其中，所述器件包括n+型的外延缓冲层，设置在所述衬底和漂移外延层之间。
11.根据权利要求1所述的半导体器件，其中，所述阱区包括注入层或外延层，所述源极区包括注入层或外延层，所述栅极接触件包括多晶硅，和/或所述肖特基接触件包括金属或多晶硅。
12.根据权利要求1所述的半导体器件，其中，所述栅格层包括多个栅格，其中至少一部分栅格具有在栅格下方居中设置的凸缘，所述凸缘定位成朝向所述衬底，所述凸缘的横向尺寸小于栅格。
13.根据权利要求1所述的半导体器件，其中，所述栅格层包括多个栅格，并且其中每个栅格包括上部和下部，所述下部朝向所述衬底；其中，所述上部是利用外延生长制造的，并且其中，下部是利用离子注入制造的。
14.根据权利要求1所述的半导体器件，其中，所述外延再生层包括具有不同掺杂程度和厚度的至少两个外延再生层，作为漂移层或电流散布层。
15.根据权利要求14所述的半导体器件，其中，
16.根据权利要求1所述的半导体器件，其中，所述栅格层在至少第一方向上具有第一重复结构，所述第一重复结构在至少第一方向上以规则的第一距离重复；并且其中，所述mosfet结构和肖特基接触件在至少第二方向上具有第二重复结构，所...
【专利技术属性】
技术研发人员：尼古拉斯·蒂埃里杰巴里，侯赛因·伊莱希帕纳，阿道夫·舍纳，谢尔盖·雷沙诺夫，
申请(专利权)人：阿斯卡顿公司，
类型：发明
国别省市：
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