【技术实现步骤摘要】
本专利技术涉及模数转换器校准的，具体而言，涉及一种用于流水线模数转换器后台校准的前向推理模块。
技术介绍
1、模数转换器(analog to digital converter，adc)作为模拟域与数字域的桥梁，将模拟世界的连续信号转换为数字世界的离散信号，是众多领域的关键部件，其性能影响整个系统的效率；随着集成电路工艺的进步，模拟电路在等比例缩小方面遇到了一些限制；这种限制主要涉及阈值电压的调整困难、供电电压的降低及晶体管本征增益的下降等问题；这些因素共同导致模拟电路的动态范围减小，带宽受到限制，稳定性变差。
2、流水线adc(pipeline adc)作为一种兼顾转换速度与精度的adc，在分辨率涵盖8bit～16bit、速度涵盖mhz～ghz范围内均有良好表现，广受欢迎，对齐校准技术的研究较为普遍，取得效果并不优异。
3、近些年神经网络算法被广泛应用于仪器与传感器的非线性误差模型构建与校准工作，并随着模型优化的研究，性能表现日益进步。采用神经网络算法进行adc的误差校准具有理论基础与应用前景。
技术实现思路
1、本专利技术的目的在于：针对现有流水线模数转换器误差校准效果不佳问题，提供一种神经网络全数字前向推理模块，用于对流水线模数转换器进行校准。
2、本专利技术的技术方案是：提供了一种用于流水线模数转换器后台校准的前向推理模块，前向推理模块搭载用于校准流水线模数转换器的三层神经网络，在神经网络的前端，待校准的流水线模数转换器和sigma-de
3、神经网络初始化时隐藏层神经元单元和输出层神经元单元从权值偏置存储单元中读取相应的权值和偏置数据，设置隐藏层神经元单元和输出层神经元单元的参数；输入层神经元单元接收前端的数模转换器发送的信号，输入层神经元单元与隐藏层神经元单元互相连接，隐藏层神经元单元与输出层神经元单元互相连接。
4、上述任一项技术方案中，进一步地，权值偏置存储单元为rom存储器，隐藏层神经元单元和输出层神经元单元内部均存在ram存储器，所有ram存储器均与rom存储器连接。
5、上述任一项技术方案中，进一步地，输入层神经元单元与隐藏层神经元单元之间包括输入寄存器；外部信号通过输入层神经元单元输入神经网络，输入层神经元单元将接收的信号输出至输入寄存器中输入寄存器将存储的数据输出至所有隐藏层神经元单元。
6、上述任一项技术方案中，进一步地，隐藏层神经元单元除ram存储器外还包括：乘法器替代模块、隐藏层激活函数模块和第一累加器模块；乘法器替代模块接收由输入层神经元单元发送的信号，乘法器替代模块向第一累加器模块输出信号，第一累加器模块输出累加结果至隐藏层激活函数模块中，隐藏层激活函数模块向输出层神经元单元发送计算结果；
7、其中乘法器替代模块由多路选择器构成，当输入乘法器替代模块的数值为0时，乘法器替代模块输出0；当输入乘法器替代模块的数值为1时，乘法器替代模块输出该隐藏层神经元单元的ram存储器中储存的权值。
8、上述任一项技术方案中，进一步地，输出层神经元单元除ram存储器外还包括：乘法器模块、输出层激活函数模块和第二累加器模块；乘法器模块采用有符号定点数的乘法运算，乘法器模块接收由隐藏层神经元单元发送的信号并进行运算，乘法器模块向第二累加器模块发送运算结果，第二累加器模块输出累加结果至输出层激活函数模块中，输出层激活函数模块的输出作为神经网络的输出。
9、上述任一项技术方案中，进一步地，隐藏层神经元单元与输出层神经元单元之间包括隐层输出寄存器；隐藏层神经元单元将计算结果输出至隐层输出寄存器暂存，隐层输出寄存器将存储的数据输出至所有输出层神经元单元。
10、上述任一项技术方案中，进一步地，第一累加器模块和第二累加器模块均包括加法器、寄存器以及延迟单元；加法器和寄存器的数量一致且一一对应，一个加法器和一个寄存器组成一个累加器单元，其中加法器接收两个数据，输出一个数据，每个加法器将处理得到的数据存入对应的寄存器中；流水线的第一级设置数量为神经网络输入层神经元单元数量一半的累加器单元，后续级的累加器单元数量为前一级的一半，结果为非整数时向下取整；当前一级的累加器数量为奇数时，前一级的最后一个累加器单元连接一个延迟单元；最后一级仅包括一个累加器单元，该累加器单元输出累加和供该神经元单元的激活函数使用。
11、上述任一项技术方案中，进一步地，神经网络的神经元单元对输入值进行乘累加运算，神经元的计算公式如下：
12、
13、其中，y为输出，xi为输入，wi为突触权值，θ为偏置，f为该神经元所使用的激活函数。
14、上述任一项技术方案中，进一步地，输出层神经元单元输出得到的结果后，将该输出结果与sigma-delta adc输出的结果作为神经网络损失函数的元素，损失函数计算损失值，将损失值与目标值进行比较，在损失值高于目标值的情况下，利用训练优化算法调整神经网络的权值，迭代优化神经网络；当损失值小于等于目标值时，保存神经网络结构参数至各神经元单元的ram存储器中。
15、上述任一项技术方案中，进一步地，rom存储器数据宽度由离线平台获取的权值偏置数值范围确定，rom存储器数据深度由总的权值个数确定；ram存储器的数据宽度与rom存储器数据宽度保持一致，ram存储器的数据深度由前一级神经元的个数决定。
16、本专利技术的有益效果是：
17、本专利技术采用数字电路实现pipeline adc后台校准方法的前向推理模块，整体采用流水线架构，提高了信号处理吞吐率；隐藏层神经元单元内，因为此时输入为二进制，只有0和1，以多路选择器替代乘法器，减少了硬件资源消耗；神经元内采用并行流水线架构实现累加器，提高信号处理速率；采用权值偏置固化存储的方式实现了前向推理模块的片上应用。
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1.一种用于流水线模数转换器后台校准的前向推理模块，所述前向推理模块搭载用于校准流水线模数转换器的三层神经网络，在神经网络的前端，待校准的流水线模数转换器和sigma-delta ADC接入同一个模拟信号源，待校准的流水线模数转换器的输出的数字信号作为训练集输入神经网络，sigma-delta ADC的输出作为神经网络损失函数的元素迭代优化神经网络，其特征在于，所述前向推理模块包括：权值偏置存储单元、输入层神经元单元、隐藏层神经元单元和输出层神经元单元；
2.如权利要求1所述的用于流水线模数转换器后台校准的前向推理模块，其特征在于，所述权值偏置存储单元为ROM存储器，所述隐藏层神经元单元和输出层神经元单元内部均存在RAM存储器，所有RAM存储器均与ROM存储器连接。
3.如权利要求2所述的用于流水线模数转换器后台校准的前向推理模块，其特征在于，所述输入层神经元单元与所述隐藏层神经元单元之间包括输入寄存器；外部信号通过所述输入层神经元单元输入神经网络，输入层神经元单元将接收的信号输出至所述输入寄存器中，所述输入寄存器将存储的数据输出至所有隐藏层神经元单元。<...
【技术特征摘要】
1.一种用于流水线模数转换器后台校准的前向推理模块，所述前向推理模块搭载用于校准流水线模数转换器的三层神经网络，在神经网络的前端，待校准的流水线模数转换器和sigma-delta adc接入同一个模拟信号源，待校准的流水线模数转换器的输出的数字信号作为训练集输入神经网络，sigma-delta adc的输出作为神经网络损失函数的元素迭代优化神经网络，其特征在于，所述前向推理模块包括：权值偏置存储单元、输入层神经元单元、隐藏层神经元单元和输出层神经元单元；
2.如权利要求1所述的用于流水线模数转换器后台校准的前向推理模块，其特征在于，所述权值偏置存储单元为rom存储器，所述隐藏层神经元单元和输出层神经元单元内部均存在ram存储器，所有ram存储器均与rom存储器连接。
3.如权利要求2所述的用于流水线模数转换器后台校准的前向推理模块，其特征在于，所述输入层神经元单元与所述隐藏层神经元单元之间包括输入寄存器；外部信号通过所述输入层神经元单元输入神经网络，输入层神经元单元将接收的信号输出至所述输入寄存器中，所述输入寄存器将存储的数据输出至所有隐藏层神经元单元。
4.如权利要求2所述的用于流水线模数转换器后台校准的前向推理模块，其特征在于，所述隐藏层神经元单元除ram存储器外还包括：乘法器替代模块、隐藏层激活函数模块和第一累加器模块；所述乘法器替代模块接收由所述输入层神经元单元发送的信号，所述乘法器替代模块向所述第一累加器模块输出信号，所述第一累加器模块输出累加结果至所述隐藏层激活函数模块中，所述隐藏层激活函数模块向所述输出层神经元单元发送计算结果；
5.如权利要求4所述的用于流水线模数转换器后台校准的前向推理模块，其特征在于，所述输出层神经元单元除ram存储器外还包括：乘法器模块、输出层激活函数模块和第二累加器模块；所述乘法器模块采用有符号定点数的乘法运算，所述乘法器模块接收由所述隐藏层神经元单元发送的信号并进行运算，所述乘法器模块向所述第二累加器模块发送运算结果，所述第二累加器模块输出累加结果至输出层激活函数模块中，所述输出层激活函数模...
【专利技术属性】
技术研发人员：李龙，尹勇生，李嘉燊，宋宇鲲，邓红辉，陈红梅，孟旭，吴洛天，李牡琦，
申请(专利权)人：合肥工业大学，
类型：发明
国别省市：
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