【技术实现步骤摘要】
本申请涉及fpga，尤其涉及自适应滤波器fpga。
技术介绍
1、fpga的流水线部署结构，可以大大节约fpga的乘法器资源并且减少延时。而很多算法中存在反馈结构，这导致fpga无法顺序执行此算法，更无法部署全流水线结构，造成乘法器资源消耗增加。若因此应用组合逻辑，则会大大增加fpga的延时。
2、现有使用组合逻辑的自适应滤波器由于需要一个时钟节拍完成滤波器滤波计算、误差计算和系数更新，在fpga上布线延迟与寄存器延迟较大，很大程度上限制了自适应滤波器的最高频率，大大影响了滤波器的性能。
技术实现思路
1、本专利技术目的是为了解决现有技术在自适应滤波器fpga具有反馈结构的前提下，无法部署全流水线结构以及产生延时的问题，提供了一种基于fpga的计数器自适应滤波器。
2、本专利技术是通过以下技术方案实现的，本专利技术一方面，提供一种基于fpga的计数器自适应滤波器，所述自适应滤波器包括：计数器模块、存储延时模块、fir滤波器、误差计算模块和权值更新模块；
3、所述计数器模块的输入信号为fpga的系统时钟和复位信号，用于对系统时钟进行分频，数据流以分频后的时钟进入系统；其输出信号cnt输入到其余各模块中，用于控制存储延迟模块、权值计算模块、误差计算模块和fir滤波器开始工作；
4、所述存储延时模块对计数器模块和权值计算模块的输出数据进行暂时存储和实现信号延时；
5、所述fir滤波器用于完成阶数个数输入信号与阶数个数抽头系数相乘
6、所述误差计算模块用于完成滤波信号与期望信号作差的运算，其输入为计数器模块输入的cnt、fir滤波器输出的滤波结果和存储寄存模块输出的期望信号，其输出为滤波误差；
7、所述权值计算模块利用上一次滤波误差与输入待滤波信号来调节滤波器的抽头系数，其输入为计数器模块输入的cnt和误差计算模块输出的滤波误差，并将更新后的抽头系数发给存储延时模。
8、进一步地，所述用于对系统时钟进行分频，控制存储延迟模块、权值计算模块、误差计算模块和fir滤波器开始工作，具体包括：
9、数据流以分频后的时钟进入系统；每当分频后的时钟上升沿到来时，计数器模块开始计数，当计数达到不同固定值时控制存储延迟模块、权值计算模块、误差计算模块和fir滤波器开始工作。
10、进一步地，所述系统时钟为100mhz时钟，所述分频后的时钟为5mhz的时钟。
11、进一步地，所述对系统时钟进行分频，具体为：
12、在vivado平台上编写verilog hdl代码，对整个系统的系统时钟进行分频。
13、进一步地，所述用于对系统时钟进行分频，控制存储延迟模块、权值计算模块、误差计算模块和fir滤波器开始工作，具体包括：
14、数据流x(n)以分频后5mhz的时钟进入系统；每当5mhz的时钟上升沿到来时，计数器模块开始工作；计数器模块对5mhz时钟上升沿到来时的100mhz时钟进行计数，当计数达到不同固定值时控制存储延迟模块、权值计算模块、误差计算模块和fir滤波器开始工作。
15、进一步地，所述存储延时模块具体为寄存器组，位宽等于输入数据的位宽。
16、进一步地，所述fir滤波器为32阶lms自适应滤波器。
17、进一步地，所述所述fir滤波器用于完成阶数个数输入信号与阶数个数抽头系数相乘后相加，具体为：
18、fir滤波器模块完成32个输入信号与32个抽头系数相乘后相加。
19、进一步地，计数器模块输入到存储延时模块的cnt为0，输入到fir滤波器的cnt为3，输入到误差计算模块的cnt为6，输入到权值计算模块的cnt为11。
20、进一步地，所述复位信号由时钟输入到vivado的生成系统复位信号的ip核产生。
21、本专利技术的有益效果：
22、本专利技术提供了一种在存在反馈结构的条件下，可以实现全流水线fpga的自适应滤波器。
23、首先，实现lms自适应滤波器能够完成对噪声变化的信号序列的滤波；
24、其次，由控制芯片fpga逻辑实现lms自适应滤波器的全流水线结构，大大减少了自适应滤波器的延时，提高了自适应滤波器的最大频率；
25、再次，本专利技术的设计对其他类型的反馈环具有一定的通用性。
26、本专利技术适用于在存在反馈结构的条件下，在fpga上实现全流水线的自适应滤波器。
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1.一种基于FPGA的计数器自适应滤波器，其特征在于，所述自适应滤波器包括：计数器模块、存储延时模块、FIR滤波器、误差计算模块和权值更新模块；
2.根据权利要求1所述的一种基于FPGA的计数器自适应滤波器，其特征在于，所述用于对系统时钟进行分频，控制存储延迟模块、权值计算模块、误差计算模块和FIR滤波器开始工作，具体包括：
3.根据权利要求2所述的一种基于FPGA的计数器自适应滤波器，其特征在于，所述系统时钟为100MHz时钟，所述分频后的时钟为5MHz的时钟。
4.根据权利要求3所述的一种基于FPGA的计数器自适应滤波器，其特征在于，所述对系统时钟进行分频，具体为：
5.根据权利要求3所述的一种基于FPGA的计数器自适应滤波器，其特征在于，所述用于对系统时钟进行分频，控制存储延迟模块、权值计算模块、误差计算模块和FIR滤波器开始工作，具体包括：
6.根据权利要求1所述的一种基于FPGA的计数器自适应滤波器，其特征在于，所述存储延时模块具体为寄存器组，位宽等于输入数据的位宽。
7.根据权利要求1所述的一种基
8.根据权利要求7所述的一种基于FPGA的计数器自适应滤波器，其特征在于，所述所述FIR滤波器用于完成阶数个数输入信号与阶数个数抽头系数相乘后相加，具体为：
9.根据权利要求1所述的一种基于FPGA的计数器自适应滤波器，其特征在于，计数器模块输入到存储延时模块的cnt为0，输入到FIR滤波器的cnt为3，输入到误差计算模块的cnt为6，输入到权值计算模块的cnt为11。
10.根据权利要求4所述的一种基于FPGA的计数器自适应滤波器，其特征在于，所述复位信号由时钟输入到Vivado的生成系统复位信号的IP核产生。
...【技术特征摘要】
1.一种基于fpga的计数器自适应滤波器，其特征在于，所述自适应滤波器包括：计数器模块、存储延时模块、fir滤波器、误差计算模块和权值更新模块；
2.根据权利要求1所述的一种基于fpga的计数器自适应滤波器，其特征在于，所述用于对系统时钟进行分频，控制存储延迟模块、权值计算模块、误差计算模块和fir滤波器开始工作，具体包括：
3.根据权利要求2所述的一种基于fpga的计数器自适应滤波器，其特征在于，所述系统时钟为100mhz时钟，所述分频后的时钟为5mhz的时钟。
4.根据权利要求3所述的一种基于fpga的计数器自适应滤波器，其特征在于，所述对系统时钟进行分频，具体为：
5.根据权利要求3所述的一种基于fpga的计数器自适应滤波器，其特征在于，所述用于对系统时钟进行分频，控制存储延迟模块、权值计算模块、误差计算模块和fir滤波器开始工作，具体包括：
...
【专利技术属性】
技术研发人员：刘连胜，刘宇晴，彭宇，刘大同，
申请(专利权)人：哈尔滨工业大学，
类型：发明
国别省市：
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