【技术实现步骤摘要】
本公开的实施例涉及集成电路，具体地涉及一种摆率增强电路、芯片及电子设备。
技术介绍
1、当运算放大器(简称运放)输入大差分信号时，运放的摆率由运放的尾电流大小以及运放负载电容大小决定。在运放负载电容不变的情况下，若是需要增加运放的摆率，一般通过加入摆率增强电路来增加运放的尾电流大小。但是传统的摆率增强电路，无法控制电流增幅。
2、现有技术中，为了实现目标运放摆率增幅可控，在传统的摆率增强电路中加入负反馈电路，检测电流增幅，进而控制外加电流大小，但是反馈电路结构复杂，对于电路板面积有严格要求的芯片来说并不适用。
技术实现思路
1、本公开的实施例的目的是提供一种摆率增强电路、芯片及电子设备，利用mos晶体管的通断与控制该mos晶体管的栅端的钳位电路，实现了在不加入负反馈电路的情况下，目标运放的尾电流增幅可控，以及电路结构简单。
2、为了实现上述目的，本公开实施例的第一方面，提供了一种摆率增强电路，包括：开关控制电路、钳位电路、开关电路与防悬空电路。其中，所述开关控制电路被配置为通过第一输入信号与第二输入信号之间的差值，得到控制所述开关电路的控制电压，并经由第一节点将所述控制电压提供至所述开关电路；所述钳位电路被配置为经由所述第一节点钳位所述控制电压；所述开关电路被配置为利用所述控制电压，为目标运放提供输出电流信号；所述防悬空电路被配置为防止所述控制电压处于悬空状态。
3、在本公开的一些实施例中，所述开关控制电路包括：第一晶体管、第二晶体管、第三晶体管
4、在本公开的一些实施例中，所述钳位电路包括：第一电阻器和第五晶体管。其中，所述第一电阻器的第一端耦接第一电压端，所述第一电阻器的第二端耦接所述第五晶体管的第一极；所述第五晶体管的控制极耦接所述第五晶体管的第二极与所述第一节点。
5、在本公开的一些实施例中，所述开关电路包括：第六晶体管。其中，所述第六晶体管的控制极耦接所述第一节点，所述第六晶体管的第一极耦接第一电压端，所述第六晶体管的第二极耦接所述输出电流信号的输出端。
6、在本公开的一些实施例中，所述防悬空电路包括：第二电流源。其中，所述第二电流源的第一端耦接第一电压端，所述第二电流源的第二端耦接所述第一节点。
7、在本公开的一些实施例中，所述第三晶体管的宽长比大于所述第四晶体管的宽长比，所述第一晶体管的宽长比等于所述第二晶体管的宽长比。
8、在本公开的一些实施例中，当所述差值小于或等于失调电压时，所述第六晶体管被关闭。
9、在本公开的一些实施例中，当所述差值大于失调电压时，所述第六晶体管被开启。
10、根据本公开的第二方面，提供了一种芯片。该芯片包括根据本公开的第一方面所述的摆率增强电路。
11、根据本公开的第三方面，提供了一种电子设备。该电子设备包括根据本公开的第二方面所述的芯片。
12、本公开的实施例的其它特征和优点将在随后的具体实施方式部分予以详细说明。
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1.一种摆率增强电路，其特征在于，包括：开关控制电路、钳位电路、开关电路与防悬空电路，
2.根据权利要求1所述的摆率增强电路，其特征在于，所述开关控制电路包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管与第一电流源，
3.根据权利要求1所述的摆率增强电路，其特征在于，所述钳位电路包括：第一电阻器和第五晶体管，
4.根据权利要求1所述的摆率增强电路，其特征在于，所述开关电路包括：第六晶体管，
5.根据权利要求1所述的摆率增强电路，其特征在于，所述防悬空电路包括：第二电流源，
6.根据权利要求2所述的摆率增强电路，其特征在于，所述第三晶体管的宽长比大于所述第四晶体管的宽长比，所述第一晶体管的宽长比等于所述第二晶体管的宽长比。
7.根据权利要求4所述的摆率增强电路，其特征在于，当所述差值小于或等于失调电压时，所述第六晶体管被关闭。
8.根据权利要求4所述的摆率增强电路，其特征在于，当所述差值大于失调电压时，所述第六晶体管被开启。
9.一种芯片，其特征在于，包括根据权利要求1-8任一项所述
10.一种电子设备，其特征在于，包括根据权利要求9所述的芯片。
...【技术特征摘要】
1.一种摆率增强电路，其特征在于，包括：开关控制电路、钳位电路、开关电路与防悬空电路，
2.根据权利要求1所述的摆率增强电路，其特征在于，所述开关控制电路包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管与第一电流源，
3.根据权利要求1所述的摆率增强电路，其特征在于，所述钳位电路包括：第一电阻器和第五晶体管，
4.根据权利要求1所述的摆率增强电路，其特征在于，所述开关电路包括：第六晶体管，
5.根据权利要求1所述的摆率增强电路，其特征在于，所述防悬空电路包括：第二电流源，
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【专利技术属性】
技术研发人员：董帅，
申请(专利权)人：圣邦微电子北京股份有限公司，
类型：发明
国别省市：
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