【技术实现步骤摘要】
本公开一般地涉及计算机领域。更具体地，本公开涉及一种用于重排 序缓冲的方法、用于执行前述方法的重排序缓冲装置、人工智能处理器、 板卡、设备和计算机可读存储介质。
技术介绍
1、传统的处理器设计中，一般会使用指令乱序处理的设计方法，即相互 之间不存在依赖关系的指令是可以进行乱序处理的。为了实现乱序处理， 传统的处理器一般都会使用一个重排序缓冲装置(rob，reorder buffer)， 用来记录所有指令的真实顺序，然后在指令执行完毕后将指令顺序释放。 对于高效的人工智能(ai，artificial intelligence)处理器而言，由于指令集 中的指令更多地满足人工智能算法的需求，因此一条指令可能计算的数据 量、实现的功能和/或所需要的计算时间远远大于传统处理器的指令。因此， 如何在人工智能计算场景下高效地使用重排序缓冲装置，以便加速处理速 度成为研究的重点。
技术实现思路
1、鉴于上述
技术介绍
部分所提及的技术问题，本公开提出一种高效的重 排序缓冲方案。利用本公开的方案，可以显著提升人工智能处理器的数据 访存速度，由此加速指令的执行和处理器的整体操作性能。为此，本公开 在如下的多个方面中提供用于重排序缓冲的方案。
2、在第一方面中，本公开提供了一种重排序缓冲装置，其设置于人工智能 处理器中，所述人工智能处理器还包括存储装置和执行装置，所述重排序缓 冲装置包括：重排序缓冲电路，其配置用于驻留响应于先前读请求而从所述 存储装置读取到的数据；接收电路，其配置用于接收当前读
3、在第二方面中，本公开提供了一种人工智能处理器，包括：存储装置， 其用于存储数据；执行装置，其包括一个或多个用于执行任务的处理核并且 配置成发送针对于所述存储装置的读请求和/或写请求；以及上述第一方面中 所述的重排序缓冲装置，其布置在所述执行装置和存储装置之间，以至少实 现重排序缓冲操作。
4、在第三方面中，本公开提供了一种用于重排序缓冲的方法，其应用于 包括在人工智能处理器中的重排序缓冲装置，所述人工智能处理器还包括 存储装置和执行装置，所述方法包括：驻留响应于先前读请求而从所述存 储装置读取到的数据；接收用于从所述存储装置的存储地址读取对应数据 的当前读请求；在所述当前读请求所读取的存储地址与所述先前读请求所 读取的存储地址相同时，判定不发送所述当前读请求；以及读取对应于所述存储地址的驻留数据，以作为所述当前读请求所读取的数据来发送至所 述执行装置。
5、在第四方面中，本公开提供一种用于重排序缓冲区的设备，包括：处理 器；以及存储器，其存储有用于重排序缓冲区的程序指令，当所述程序指令 由处理器执行时，使得实现根据第三方面所述的方法。
6、在第五方面中，本公开提供了一种计算机可读存储介质，其存储有用 于重排序缓冲区的程序指令，当所述程序指令由处理器执行时，使得实现 根据第三方面所述的方法。
7、通过如上多个方面中所提供的方案，本公开的重排序缓冲器可以减小由 多个执行装置共享的rob装置的请求数量，从而节省访存单元的带宽。进一 步，在一些实施例中，通过增加数据在重排序缓冲区中的驻留，可以加速数 据向执行装置的返回。在另一些实施例中，通过基于存储地址来将当前读请 求与先前读请求合并，即选择先前读请求的对应数据进行返回而不再考虑当 前读请求，可以提升读请求的处理速度，充分发挥rob装置的数据缓存作用。
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1.一种重排序缓冲装置，其设置于人工智能处理器中，所述人工智能处理器还包括存储装置和执行装置，所述重排序缓冲装置包括：
2.根据权利要求1所述的重排序缓冲装置，其中所述判定电路还配置用于：
3.根据权利要求1所述的重排序缓冲装置，其中所述重排序缓冲电路配置用于：
4.根据权利要求3所述的重排序缓冲装置，其中所述重排序缓冲电路配置用于：
5.根据权利要求1所述的重排序缓冲装置，其中所述接收电路还配置用于接收用于指示在所述重排序缓冲电路内开始驻留所述对应数据的第三指令，并且响应于接收到所述第三指令，重排序缓冲电路配置用于启动将存储装置的存储地址的对应数据进行驻留操作，以便所述执行装置通过所述读请求从所述重排序缓冲电路直接读取所述对应数据。
6.根据权利要求5所述的重排序缓冲装置，其中所述接收电路还配置用于接收针对于所述存储地址的写请求，并且所述重排序缓冲电路还配置用于响应于接收到针对于所述存储地址的写请求，自动释放驻留的所述对应数据。
7.根据权利要求6所述的重排序缓冲装置，其中所述写请求和所述读请求接收自相同的
8.根据权利要求6所述的重排序缓冲装置，其中所述写请求和所述读请求接收自执行相同任务的不同执行装置。
9.根据权利要求5所述的重排序缓冲装置，其中所述第三指令是同步指令，并且所述同步指令的一个域用于指示其作为启动驻留的指令使用。
10.根据权利要求1所述的重排序缓冲装置，其中所述接收电路还配置用于接收用于将所述对应数据驻留于所述重排序缓冲区的第四指令，并且所述重排序缓冲电路还配置用于响应于接收到所述第四指令，将所述对应数据驻留；以及
11.根据权利要求10所述的重排序缓冲装置，其中所述第四指令包含于针对于所述存储装置的IO指令中。
12.一种人工智能处理器，包括：
13.一种用于重排序缓冲的方法，其应用于包括在人工智能处理器中的重排序缓冲装置，所述人工智能处理器还包括存储装置和执行装置，所述方法包括：
14.根据权利要求13所述的方法，还包括：
15.根据权利要求13所述的方法，还包括：
16.根据权利要求15所述的方法，还包括：
17.根据权利要求13所述的方法，还包括：
18.根据权利要求17所述的方法，还包括：
19.根据权利要求18所述的方法，其中所述写请求和所述读请求接收自相同的执行装置。
20.根据权利要求18所述的方法，其中所述写请求和所述读请求接收自不同的执行装置。
21.根据权利要求17所述的方法，其中所述第三指令是同步指令，并且所述读请求是所述同步指令中的一个域。
22.根据权利要求13所述的方法，还包括：
23.根据权利要求22所述的方法，其中所述第四指令包含于针对于所述存储装置的IO指令中。
24.一种用于重排序缓冲区的设备，包括：
25.一种计算机可读存储介质，其存储有用于重排序缓冲区的程序指令，当所述程序指令由处理器执行时，使得实现根据权利要求13-23的任意一项所述的方法。
26.一种板卡，包括根据权利要求12所述的人工智能处理器或根据权利要求24所述的设备。
...【技术特征摘要】
1.一种重排序缓冲装置，其设置于人工智能处理器中，所述人工智能处理器还包括存储装置和执行装置，所述重排序缓冲装置包括：
2.根据权利要求1所述的重排序缓冲装置，其中所述判定电路还配置用于：
3.根据权利要求1所述的重排序缓冲装置，其中所述重排序缓冲电路配置用于：
4.根据权利要求3所述的重排序缓冲装置，其中所述重排序缓冲电路配置用于：
5.根据权利要求1所述的重排序缓冲装置，其中所述接收电路还配置用于接收用于指示在所述重排序缓冲电路内开始驻留所述对应数据的第三指令，并且响应于接收到所述第三指令，重排序缓冲电路配置用于启动将存储装置的存储地址的对应数据进行驻留操作，以便所述执行装置通过所述读请求从所述重排序缓冲电路直接读取所述对应数据。
6.根据权利要求5所述的重排序缓冲装置，其中所述接收电路还配置用于接收针对于所述存储地址的写请求，并且所述重排序缓冲电路还配置用于响应于接收到针对于所述存储地址的写请求，自动释放驻留的所述对应数据。
7.根据权利要求6所述的重排序缓冲装置，其中所述写请求和所述读请求接收自相同的执行装置。
8.根据权利要求6所述的重排序缓冲装置，其中所述写请求和所述读请求接收自执行相同任务的不同执行装置。
9.根据权利要求5所述的重排序缓冲装置，其中所述第三指令是同步指令，并且所述同步指令的一个域用于指示其作为启动驻留的指令使用。
10.根据权利要求1所述的重排序缓冲装置，其中所述接收电路还配置用于接收用于将所述对应数据驻留于所述重排序缓冲区的第四指令，并且所述重排序缓冲电路还配置用...
【专利技术属性】
技术研发人员：请求不公布姓名，请求不公布姓名，
申请(专利权)人：上海寒武纪信息科技有限公司，
类型：发明
国别省市：
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