用于高速时钟信号的动态相位调整制造技术

本申请的例子涉及用于高速时钟信号的动态相位调整。一种时钟发生器电路(200)包含：整数分频器(210)，所述整数分频器具有第一输入端，所述第一输入端接收参考时钟，并且所述整数分频器被配置为以按照整数值从所述参考时钟的频率向下分频得到的频率生成中间时钟；数字延迟级(220)，所述数字延迟级被配置为生成延迟的中间时钟，所述延迟的中间时钟从所述中间时钟延迟了响应于分数周期值而选择的所述参考时钟的多个分数周期；以及模拟延迟级(230)，所述模拟延迟级被配置为生成输出时钟，所述输出时钟从所述延迟的中间时钟延迟了响应于微调值而选择的延迟值。所述时钟发生器电路进一步包括数学引擎电路系统(240)，所述数学引擎电路系统被配置为响应于相位调整字来计算相位调整码，所述相位调整码包括所述整数值、所述分数周期值和所述微调值。

【技术实现步骤摘要】

本披露涉及集成电路中或集成电路之间的时钟信号的生成和调整，并且更具体地涉及具有多个时钟发生器的时钟域中的时钟信号的相位调整。

技术介绍

1、许多现代电子系统包括一个或多个集成电路，该一个或多个集成电路基于通常具有各种频率和相位关系的多个时钟信号在内部和彼此之间同步运行。这些时钟信号通常由参考时钟信号生成，该参考时钟信号可以由外部提供或者在系统集成电路之一中生成。要彼此同步的电路和设备可以具有其基于相同参考时钟信号的特定时钟信号。尽管如此，随着运行速度和频率随集成电路能力的提高而持续增加，对诸如噪声、抖动、占空比稳定性等时钟参数的约束变得更加严格。

2、准确的高速时钟分配尤其重要的一个特定的系统应用位于集成电路之间的串行接口中。对于一方面比如模数转换器(adc)和数模转换器(dac)等数据转换器与另一方面比如现场可编程门阵列(fpga)或专用集成电路(asic)等逻辑器件之间的数据通信，串行接口已经变得特别有吸引力。与并行数据接口相比，串行接口减少了接口中导体的数量，并且因此减少并简化了电路板面积，减小了集成电路的封装件大小，并且可易于扩展到更高本文档来自技高网...

【技术保护点】

1.一种时钟发生器电路，包括：

2.根据权利要求1所述的时钟发生器电路，其中，所述整数分频器包括：

3.根据权利要求2所述的时钟发生器电路，其中，所述选定计数是响应于所述整数值而从参考时钟周期的第一范围中选择的；

4.根据权利要求1所述的时钟发生器电路，其中，所述数字延迟级包括：

5.根据权利要求4所述的时钟发生器电路，其中，所述数字延迟级进一步包括：

6.根据权利要求1所述的时钟发生器电路，其中，所述模拟延迟级包括：

7.根据权利要求6所述的时钟发生器电路，其中，所述数字延迟级包括：

>8.根据权利要求7...

【技术特征摘要】

1.一种时钟发生器电路，包括：

2.根据权利要求1所述的时钟发生器电路，其中，所述整数分频器包括：

3.根据权利要求2所述的时钟发生器电路，其中，所述选定计数是响应于所述整数值而从参考时钟周期的第一范围中选择的；

4.根据权利要求1所述的时钟发生器电路，其中，所述数字延迟级包括：

5.根据权利要求4所述的时钟发生器电路，其中，所述数字延迟级进一步包括：

6.根据权利要求1所述的时钟发生器电路，其中，所述模拟延迟级包括：

7.根据权利要求6所述的时钟发生器电路，其中，所述数字延迟级包括：

8.根据权利要求7所述的时钟发生器电路，进一步包括

9.一种基于具有一定频率的参考时钟生成输出时钟的方法，所述方法包括：

10.根据权利要求9所述的方法，其中，在所述第一多个输出时钟周期和所述第二多个输出时钟周期中生成所述输出时钟的步骤各自包括：

11.根据权利要求9所述的方法，其中，将所述相...

【专利技术属性】
技术研发人员：M·S·高普兰，克里斯多夫·席尔，张本勇，
申请(专利权)人：德州仪器公司，
类型：发明
国别省市：

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