一种制造技术

本申请提供一种

【技术实现步骤摘要】
一种IO晶粒及系统级芯片


[0001]本申请涉及半导体
，尤其涉及一种
IO
晶粒及系统级芯片
。

技术介绍

[0002]随着人工智能
、
自动驾驶
、AIGC
（
Artificial Intelligence Generated Content
，人工智能生成内容）等的不断发展，大规模芯片（例如
AI
芯片）需要的算力和内存越来越大
。
然而大规模芯片需求算力和内存的增大将带来诸多问题：
1、
单晶粒（
die
）的面积增大，导致良率降低，同时也造成晶圆边缘面积的浪费；
2、
为了提升性能，大规模芯片不断往
5nm、3nm
等先进工艺演进，成本大幅增加，同时， 大规模芯片需要集成多种接口
IP
（
Intellectual Property core
，知识产权核）以扩展性能与功能，不仅使得整体芯片设计复杂度提高，在先进工艺上的
IP
购买和集成也造成更大的开销
。
[0003]3、
应用需求的不同将导致同一类产品的规格和性能不相同，而每一种规格的芯片都需要进行设计制造流程，导致研发成本与流片成本高，灵活性低
。

技术实现思路

[0004]本申请提供一种
IO
晶粒及系统级芯片，以用于解决现有大规模芯片良率低
、
成本高
、
灵活性低的问题
。
[0005]本申请提供一种
IO
晶粒，所述
IO
晶粒用于实现系统级芯片与外部设备的连接，包括：
UCIe
接口
IP
集和与所述
UCIe
接口
IP
集通过片内总线互连的功能接口
IP
集；所述
UCIe
接口
IP
集与所述功能接口
IP
集配合实现系统级芯片与外部设备的通信；所述功能接口
IP
集中的各功能接口
IP
的类型与外部设备的类型匹配，所述
UCIe
接口
IP
集的带宽与所述功能接口
IP
集的带宽匹配
。
[0006]根据本申请提供的一种
IO
晶粒，所述
UCIe
接口
IP
集中包括至少一组
UCIe
接口
IP
，所述功能接口
IP
集中包括至少一个功能接口
IP
子集，所述功能接口
IP
子集中包括至少一组目标功能接口
IP
，所述目标功能接口
IP
对应于一种目标外部设备
。
[0007]根据本申请提供的一种
IO
晶粒，对于任一功能接口
IP
子集，其中目标功能接口
IP
的数量是基于目标外部设备的数量
、
单个目标外部设备的带宽及单组目标功能接口
IP
的带宽确定的；所述
UCIe
接口
IP
集中
UCIe
接口
IP
的数量是基于功能接口
IP
集的带宽及单组
UCIe
接口
IP
的带宽确定的
。
[0008]根据本申请提供的一种
IO
晶粒，所述目标外部设备的类型包括：存储器
、
高速设备和处理器
。
[0009]根据本申请提供的一种
IO
晶粒，所述目标功能接口
IP
的类型包括：存储器接口
IP
和高速串行接口
IP。
[0010]根据本申请提供的一种
IO
晶粒，所述存储器接口
IP
包括：
DDR
接口
IP、LPDDR
接口
IP
和
ONFI
接口
IP。
[0011]根据本申请提供的一种
IO
晶粒，所述高速串行接口
IP
包括：
PCIe
接口
IP、SerDes
接口
IP
和
USB
接口
IP。
[0012]本申请还提供一种系统级芯片，包括：主晶粒和至少一个如前所述的
IO
晶粒，所述主晶粒通过各
IO
晶粒实现与外部设备的通信；所述主晶粒中包括与各
IO
晶粒中的
UCIe
接口
IP
集通信连接的主
UCIe
接口
IP
集，所述主
UCIe
接口
IP
集中的
UCIe
接口
IP
与各
IO
晶粒中的
UCIe
接口
IP
集中的
UCIe
接口
IP
一一对应
。
[0013]根据本申请提供的一种系统级芯片，所述主
UCIe
接口
IP
集中的
UCIe
接口
IP
通过有机基板
、
硅中介层
、
重布线层或嵌入式晶粒走线与各
IO
晶粒中的
UCIe
接口
IP
集中的
UCIe
接口
IP
互连
。
[0014]根据本申请提供的一种系统级芯片，主晶粒与
IO
晶粒的工艺节点不同
。
[0015]本申请提供的一种
IO
晶粒及系统级芯片，所述
IO
晶粒用于实现系统级芯片与外部设备的连接，包括：
UCIe
接口
IP
集和与所述
UCIe
接口
IP
集通过片内总线互连的功能接口
IP
集；所述
UCIe
接口
IP
集与所述功能接口
IP
集配合实现系统级芯片与外部设备的通信；所述功能接口
IP
集中的各功能接口
IP
的类型与外部设备的类型匹配，所述
UCIe
接口
IP
集的带宽与所述功能接口
IP
集的带宽匹配，通过
IO
晶粒解耦系统级芯片上的接口
IP
，能够减少接口
...

【技术保护点】

【技术特征摘要】
1.
一种
IO
晶粒，其特征在于，所述
IO
晶粒用于实现系统级芯片与外部设备的连接，包括：
UCIe
接口
IP
集和与所述
UCIe
接口
IP
集通过片内总线互连的功能接口
IP
集；所述
UCIe
接口
IP
集与所述功能接口
IP
集配合实现系统级芯片与外部设备的通信；所述功能接口
IP
集中的各功能接口
IP
的类型与外部设备的类型匹配，所述
UCIe
接口
IP
集的带宽与所述功能接口
IP
集的带宽匹配
。2.
根据权利要求1所述的
IO
晶粒，其特征在于，所述
UCIe
接口
IP
集中包括至少一组
UCIe
接口
IP
，所述功能接口
IP
集中包括至少一个功能接口
IP
子集，所述功能接口
IP
子集中包括至少一组目标功能接口
IP
，所述目标功能接口
IP
对应于一种目标外部设备
。3.
根据权利要求2所述的
IO
晶粒，其特征在于，对于任一功能接口
IP
子集，其中目标功能接口
IP
的数量是基于目标外部设备的数量
、
单个目标外部设备的带宽及单组目标功能接口
IP
的带宽确定的；所述
UCIe
接口
IP
集中
UCIe
接口
IP
的数量是基于功能接口
IP
集的带宽及单组
UCIe
接口
IP
的带宽确定的
。4.
根据权利要求3所述的
IO
晶粒，其特征在于，所述目标外部设备的类型包括：存储器
、
高速设备和处理器
。5.
根据权利要求4所述的
IO
晶...

【专利技术属性】
技术研发人员：王晓阳，
申请(专利权)人：上海奎芯集成电路设计有限公司合肥奎芯集成电路设计有限公司，
类型：发明
国别省市：