设计集成电路的方法技术

本发明专利技术提供一种设计集成电路的方法

【技术实现步骤摘要】
设计集成电路的方法
[0001]本专利技术是
2018
年2月
27
日所提出的申请号为
201810160711.3、
专利技术名称为
《
设计集成电路的方法及其系统
》
的专利技术专利申请的分案申请
。


[0002]本专利技术概念涉及一种集成电路，且更具体来说，涉及一种通过时序延迟来设计集成电路的的方法及其系统
。

技术介绍

[0003]可基于标准单元来设计集成电路
。
具体来说，可通过放置用于界定集成电路的标准单元以及对所放置的标准单元进行路由来产生集成电路的布局
。
接着使用路由数据来制作集成电路
。

技术实现思路

[0004]根据示例性实施例的一方面，提供一种设计集成电路的方法
。
所述方法包括：使用至少一个处理器执行合成运算，以从关于集成电路的输入数据产生网表；使用至少一个处理器来放置及路由标准单元，以产生布局数据及配线数据，标准单元使用网表来定义所述集成电路本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种方法，其特征在于，包括：使用至少一个处理器执行合成运算，以从关于集成电路的输入数据产生网表；使用所述至少一个处理器来放置及路由标准单元，以产生布局数据及配线数据，所述标准单元使用所述网表来定义所述集成电路；使用所述至少一个处理器从所述布局数据提取寄生分量；以及使用所述至少一个处理器基于所述布局数据及所述配线数据
、
根据时序约束条件来执行所述集成电路的时序分析
。2.
根据权利要求1所述的方法，其特征在于，对于包含于至少一个网中的配线，所述配线数据包括所述配线的金属层及所述配线的配线长度
。3.
根据权利要求1所述的方法，其特征在于，所述配线数据包括：配线图案的层；配线图案的布局大小；至少一个通孔；至少一个金属层；以及所述至少一个金属层的层信息
。4.
根据权利要求3所述的方法，其特征在于，所述配线数据还包括所述至少一个金属层的物理信息，其中所述物理信息包括所述至少一个金属层的至少一长度信息
、
所述至少一个金属层的宽度信息
、
所述至少一个金属层的空间信息或所述至少一个金属层的屏蔽信息
。5.
根据权利要求4所述的方法，其特征在于，所述至少一个金属层的所述物理信息还包括关联于所述至少一个金属层的工艺变化的信息
。6.
根据权利要求1所述的方法，其特征在于，执行所述集成电路的所述时序分析包括：基于时间常数比例因数来计算用于构建所述集成电路的多个金属层中的每一个金属层的配线延迟偏斜，所述时间常数比例因数是根据所述配线数据中所包含的至少一条配线的工艺变化
、
表示所述至少一条配线的每单位长度的延迟的单位延迟信息
、
以及所述至少一条配线的物理信息来设定
。7.
根据权利要求1所述的方法，其特征在于，所述寄生分量包括所述集成电路中所包含的多个金属层中的每一个金属层的寄生电阻及寄生电容
。8.
根据权利要求1所述的方法，其特征在于，执行所述集成电路的所述时序分析包括：从所述集成电路中的多个时序路径中选择如下的时序路径作为时序关键路径：从所述时序路径的起点到所述时序路径的终点的总时序延迟大于或等于阈值延迟
。9.
一种方法，其特征在于，包括：使用至少一个处理器从标准单元的放置及路由数据中产生配线数据，所述标准单元定义所述集成电路，所述配线数据包括至少一条配线的层信息及所述至少一条配线的物理信息，所述至少一条配线的所述层信息对应于所述集成电路中所包含的网；以及使用所述至少一个处理器
、
对包括所述网的时序路径执行时序分析，以基于所述配线数据来产生时序分析数据，其中所述至少一条配线的所述物理信息包括所述至少一条配线的工艺变化
。10.
根据权利要求9所述的方法，其特征在于，所述至少一条配线的所述物理信息包括
对应于所述网的至少一个金属层的物理讯息，且所述工艺变化包括所述至少一个金属层的电阻
/
电容常数比例因数
...

【专利技术属性】
技术研发人员：李钟馝，朴琫一，金汶洙，许铣益，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：