一种节点互连系统链路检测电路的设计与ＦＰＧＡ实现方法技术方案

本发明专利技术提供一种节点互连系统链路检测电路的设计与ＦＰＧＡ实现方法，充分考虑互联ＣＰＵ的结构对传输链路物理特性的影响，采用模拟电路实现的方法，配置链路传输的电压摆幅特性，实现互联ＣＰＵ传输链路的检测，实现过程中设计原理以及结构实现包括：发送端检测电路的原理实现，接收端检测电路的原理实现，检测电路原理仿真验证，检测电路ＦＰＧＡ实现，检测电路ＦＰＧＡ调试和ＦＰＧＡ平台硬件链路故障设置调试。

【技术实现步骤摘要】

本专利技术涉及一种集成电路设计
，具体地说是一种节点互连系统链路检测 电路的设计与FPGA实现方法。
技术介绍
随着计算机技术的飞速发展，为了满足人们的需求，高性能的计算机系统成为计 算机领域的发展的基本要求，因此各种不同体系结构的多路CPU系统成为业界计算机系统 设计的重点。同样随着集成电路技术的发展，为实现可重用性，功能模块级芯片、IP等大大 缩短了设计周期，降低了设计风险和难度。这就存在着互联CPU、功能模块级芯片等节点之 间的数据传输链路检测问题，链路检测从硬件上考虑传输故障，增加设计冗余，提高系统的 利用率。多路CPU、功能模块级芯片的系统中，节点互联间的链路检测可以定位硬件传输链 路故障点，从而通过降低传输链路宽度，或者增加冗余设计等方法提高系统的利用率，大大 降低成本，提高计算机系统的可靠性。
技术实现思路
本专利技术的目的是提供一种节点互连系统链路检测电路的设计与FPGA实现方法。本专利技术的目的是按以下方式实现的，充分考虑互联CPU的结构对传输链路物理特 性的影响，采用模拟电路实现的方法，配置链路传输的电压摆幅特性，实现互联CPU传输链 路的检测，实现过程中设计原理以及结构实现包括发送端检测电路的原理实现，接收端 检测电路的原理实现，检测电路原理仿真验证，检测电路FPGA实现，检测电路FPGA调试和 FPGA平台硬件链路故障设置调试，具体步骤如下发送端检测电路的原理实现，采用隔置电容阻止发送端上拉电阻对链路电压摆幅 的影响，当传输链路上置高电平或者被接收端拉低为低电平时，发送端的上拉电阻不会对 链路电压摆幅产生影响；接收端检测电路的原理实现，采用Xilinx RocketIO模块的下拉特性，通过配置 RocketIO可编程电阻参数，实现链路的电平拉低检测；检测电路原理仿真验证，采用软模型，通过仿真验证检测电路实现原理的正确性；检测电路FPGA实现，是将发送端以及接收端检测电路完成FPGA实现，基于Xi 1 inx Virtex-5系列FPGA芯片以及其它IO模块实现检测电路的FPGA实现；检测电路FPGA调试是根据模型CPU的结构特征，配置链路特性，调试检测电路 FPGA系统，达到符合设计目的的要求； FPGA平台硬件链路故障设置调试是在链路检测电路FPGA实现的基础上，通过设 置链路故障，调试检测电路动态检测故障并且通过冗余设计修复故障的特性。 本专利技术的有益效果是发送端和接收端检测电路的原理实现，主要是指考虑系 统互联节点的结构特点以及传输链路物理特性对硬件线路数据传输的影响，分别采用不同的原理结构实现发送方向和接收方向的链路检测，较少的器件应用节约了设计成本， XilinxIO模块的采用大大降低了设计难度和研发周期；检测电路原理仿真验证，主要是指 采用软模型通过仿真验证链路检测电路原理设计的正确性，并且通过故障设置验证时钟冗 余以及链路传输宽度降低等设计的正确性，软模型虚拟硬件电路的实现，为可靠性冗余设 计的验证提供了平台；检测电路FPGA实现与调试，主要是指采用相关的硬件器件实现检测 电路原理结构，并且设计冗余硬件以提高系统的可靠性，调试主要是指验证检测电路FPGA 系统的实际可运行性，并且验证当实际链路发生故障时，系统冗余链路的替换功能以及传 输宽度降低功能符合设计要求，能够达到提高系统可靠性的目的。这种互联节点 间的传输 链路设计所具有的上述优点，使得其弥补了传统的简单传输链路设计结构的不足，使其所 带来的故障动态检查排除、高效实施等诸多特性，使其更适用于多互联节点的高性能计算 机系统，因而具有非常广阔的发展前景，具有很高的技术价值。附图说明附图1多节点系统结构示意图；附图2发送方向检测电路原理图；附图3接收方向检测电路原理图。具体实施例方式下面参照附图，对本专利技术的内容以原理实现，软件仿真，硬件FPGA实现与调试，并 且模拟发生传输链路故障，采用冗余替换或者传输链路宽度降低的方式修复故障来描述这 一结构的实现过程。本专利技术的结构设计主要考虑检测电路FPGA实现的难度和成本的影响，采用 Xilinx RocketICKSelectIO等模块，使用最少规模的电容电阻实现检测原理。本专利技术的设 计结构方法在硬件传输链路上设计冗余链路(包括数据链路和时钟链路)来实现提高系统 可靠性的目的，当某一条或者某几条链路检测发生故障时，利用冗余时钟链路替换故障时 钟链路，或者利用兀余数据链路的设计将数据传输链路的传输宽度降低。这就避免了因制 造缺陷而导致硬件系统无法工作，大大提高了多节点系统的可靠性。本专利技术的原理设计包括发送方向检测电路设计和接收方向检测电路设计。发送方 向传输链路上采用隔置电容阻止发送端上拉电阻对链路电压摆幅的影响，采用一对普通IO 将差分传输链路拉高到高电平，用另一对IO检测传输链路上电压摆幅的变化，发送方向的 另一端采用Xilinx RocketIO模块的下拉特性，通过配置RocketIO可编程电阻参数，实现 链路的电平拉低。接收方向传输链路上采用一对上拉电阻改变差分传输链路上的电压摆幅 至高电平，同样采用Xilinx RocketIO模块的下拉特性，通过配置RocketIO可编程电阻参 数，实现链路的电平拉低，通过一对普通IO检测差分链路上的电压摆幅变化。这种原理设 计是为了适应具有内嵌改变传输链路电压摆幅特性电阻的CPU，以及内嵌RocketIO等模块 的FPGA等节点的系统而考虑的。实施例正如以上内容中所描述的，本专利技术中链路检测电路的实现方法主要包括检测电路的原理实现、检测电路原理软件仿真验证、检测电路FPGA实现与调试、FPGA硬件平台链 路故障设置调试。检测电路的原理结构包括发送方向结构原理和接收方向结构原理，分别考虑多 节点系统的结构采用不同的检测电路结构。发送方向上采用隔值电容隔离发送端上拉电 阻对差分传输链路电压摆幅的影响，当系统上电时，一对IO置差分链路至高电平，另一端 利用RocketIO的下拉特性将差分链路的高电平拉低，此时另一对IO检测差分链路上的电 平信号。若差分链路上的电平信号恒为高，则接收端RocketIO硬件线路发生故障；若差 分链路上电平信号恒为低，则发送端普通IO硬件线路发生故障；若差分链路上的电平信 号从高至低，则证明传输链路连接正常。接收方向的检测电路设计则采用发送端的上拉电 阻置差分链路为高电平，当系统上电时，上拉电阻置差分链路为高电平，同样通过配置对方 RocketIO下拉电阻实现差分链路从高电平拉低到低电平。软件仿真模型的实现是在软件仿真环境下采用软模型模拟检测电路，使软件仿真 中的检测电路行为符合设计要求，为软件平台的系统功能验证提供可靠的保证。兀余时钟链路故障替换设置的实现，是通过设计中增加冗余的时钟链路实现的， 将数据链路中间位置增加一至两条冗余的时钟链路，考虑设计的难度、硬件成本以及硬件 制造工艺的优劣程度，确定冗余时钟链路的数量，当默认时钟链路硬件传输发生故障时，动 态启动冗余设计时钟链路，大大增加了设计的可靠性。数据链路宽度动态调节的实现，是采用链路宽度调试实现的，当传输链路中某一 条或者某几条数据链路发生传输故障时，数据链路能动态调节到1/2的传输宽度或者1/4 的传输宽度，链路宽度调节的确定同样需要考虑设本文档来自技高网...

【技术保护点】
一种节点互连系统链路检测电路的设计与ＦＰＧＡ实现方法，其特征在于，其中：充分考虑互联ＣＰＵ的结构对传输链路物理特性的影响，采用模拟电路实现的方法，配置链路传输的电压摆幅特性，实现互联ＣＰＵ传输链路的检测，实现过程中设计原理以及结构实现包括：发送端检测电路的原理实现，接收端检测电路的原理实现，检测电路原理仿真验证，检测电路ＦＰＧＡ实现，检测电路ＦＰＧＡ调试和ＦＰＧＡ平台硬件链路故障设置调试，具体步骤如下：发送端检测电路的原理实现，采用隔置电容阻止发送端上拉电阻对链路电压摆幅的影响，当传输链路上置高电平或者被接收端拉低为低电平时，发送端的上拉电阻不会对链路电压摆幅产生影响；接收端检测电路的原理实现，采用ＸｉｌｉｎｘＲｏｃｋｅｔＩＯ模块的下拉特性，通过配置ＲｏｃｋｅｔＩＯ可编程电阻参数，实现链路的电平拉低检测；检测电路原理仿真验证，采用软模型，通过仿真验证检测电路实现原理的正确性；检测电路ＦＰＧＡ实现，是将发送端以及接收端检测电路完成ＦＰＧＡ实现，基于ＸｉｌｉｎｘＶｉｒｔｅｘ－５系列ＦＰＧＡ芯片以及其它ＩＯ模块实现检测电路的ＦＰＧＡ实现；检测电路ＦＰＧＡ调试是根据模型ＣＰＵ的结构特征，配置链路特性，调试检测电路ＦＰＧＡ系统，达到符合设计目的的要求；ＦＰＧＡ平台硬件链路故障设置调试是在链路检测电路ＦＰＧＡ实现的基础上，通过设置链路故障，调试检测电路动态检测故障并且通过冗余设计修复故障的特性。...

【技术特征摘要】

【专利技术属性】
技术研发人员：王恩东，胡雷钧，李仁刚，秦济龙，
申请(专利权)人：浪潮电子信息产业股份有限公司，
类型：发明
国别省市：88[中国|济南]