用于纠两个误码的制造技术

本发明专利技术公开了一种用于纠两个误码的

【技术实现步骤摘要】
用于纠两个误码的RS码的低功耗钱搜索和错误估值电路


[0001]本专利技术涉及纠错编码
FEC
领域，特别涉及到一种应用于纠两个误码（
double
‑
error
‑
correcting
，
DEC
）的里德所罗门（
Reed
‑
Solomon
，
RS
）码的低功耗钱搜索和错误估值（
Chien Search and Error Evaluation
，
CSEE
）电路
。

技术介绍

[0002]前向纠错编码（
Forward error correction
，
FEC
）是一种提高信息传输可靠性的手段，随着通信行业的快速发展，
FEC
在高速有线通信传输和高速数据存储中起着重要的作用，比如数字电视
、
深空探测
、
光传输系统和数据存储等各个领域
。RS
码作为第一代
FEC
码型中最高效的码字，尽管在编码增益等性能方面不如级联码和第三代
FEC
码，但是对于大多数应用场景，
RS
码以其简单的实现结构和较好的性能收益往往成为通信传输选择的码字
。
在
RS
码编译码过程中，译码阶段较为复杂并且占用了大部分资源，因此如何降低译码部分的复杂度和功耗是一个重要的课题r/>。
[0003]对于
RS
码来说，采用通用的译码手段会经历校正子计算（
Syndrome Calculation
，
SC
）
、
求解关键方程（
Key Equation Solver
，
KES
）和钱搜索与错误估值计算（
Chien Search and Error Evaluation
，
CSEE
）三个阶段
。
其中
CSEE
部分由于要遍历码字中所有位置，会产生很大功耗
。
尽管一些算法和方案采用规则的结构和尽量简单的运算手段，但遍历的操作也会产生大量功耗
。
因此需要一个解决方案来降低
CSEE
部分由遍历计算产生的功耗
。

技术实现思路

[0004]针对现有技术存在的不足，本专利技术提出一种应用于
DEC RS
码译码的低功耗
CSEE
电路，该方案能够充分的利用接受码字的信息特征，针对遍历得到的一个错误位置反推另一个错误位置，并采用动态关断的逻辑控制方案，使得遍历求解错误位置的电路，特别是电路中的伽罗华域乘法器，无需工作在常开状态
。
[0005]本专利技术的目的通过如下的技术方案来实现：
[0006]一种用于纠两个误码的
RS
码的低功耗钱搜索和错误估值电路，包括带动态关断的并行
CSEE
电路
、
位于所述带动态关断的并行
CSEE
电路的前级的错误位置关系计算电路
、
与所述带动态关断的并行
CSEE
电路同级的错误位置数值计算电路
、
逻辑控制电路；
[0007]所述错误位置关系计算电路与
RS
译码系统的关键方程求解电路并行运行，将校正子计算电路计算得到的校正子
S0~S3根据公式进行逻辑运算得到两个错误位置的加和值
σ1；
[0008]所述错误位置数值计算电路与所述带动态关断的并行
CSEE
电路同步运行，用于在遍历码字位置的同时将当前时钟周期所有并行度下的码字位置数值和已知的错误位置关系值进行计算，在确认当前时钟下某个并行度的码字位置为实际码字出错位置时，输出第二个错误位置数值，否则输出为0；
[0009]所述逻辑控制电路在收集到当前时钟周期所有并行度下的错误位置数值计算电
路的输出后，通过伽罗华域加和运算，得到一个确定的第二个错误位置数值；通过所述带动态关断的并行
CSEE
电路给出的所有并行度下的错误位置定位信号
err_loc_check
i
，经过逻辑运算判断当前时钟周期下遍历错误位置的情况：如果当前时钟周期成功遍历得到第一个错误位置，采用查表的手段根据所述确定的第二个错误位置数值，来推断第二个错误位置出现的时序和其位于所述带动态关断的并行
CSEE
电路中的并行度序号，从而控制关断所述带动态关断的并行
CSEE
电路的伽罗华域乘法器开关；
[0010]所述带动态关断的并行
CSEE
电路为在并行
CSEE
电路增加若干个二选一的多路选择器和若干个二输入或门；增加的若干个多路选择器位于所有并行度下的奇数项钱搜索电路
、
偶数项钱搜索电路和错误估值电路中，用于控制伽罗华域乘法器的关断；增加的若干个二输入或门用于通过逻辑控制信号控制错误估值输出
。
[0011]进一步地，所述错误位置数值计算电路在单一并行度下包括1个伽罗华域乘法器
MULT1、1
个伽罗华域加法器
ADD1、5
个二选一的多路选择器
MUX1~MUX5
和2个寄存器
D1
和
D2
；其中，
MUX1
的输入为
α
m
‑
(i+1)
、
α
‑
p
以及关键方程求解电路输出的代表关键方程求解完成的脉冲信号
KES_DONE
；当
KES_DONE
为1时，
MUX1
的输出为
α
m
‑
(i+1)
，否则，为
α
‑
p
；其中
m
为
RS
译码系统选定码字的长度，
i
表示其所处电路的并行度序号并且
0≤i≤p
‑1，
p
表示译码电路的并行度；
[0012]MUX2
的输入为
0、MUX1
的输出和逻辑控制信号
CTRL1
；当
CTRL1
为1时，
MUX2
的输出为0，否则为
MUX1
的输出；
[0013]MULT1
的输入为
MUX2
的输出和
MUX3
的输出，
MULT1
的输出同时输入到
ADD1
和寄存器
D1
的输入端；
[0014本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种用于纠两个误码的
RS
码的低功耗钱搜索和错误估值电路，其特征在于，包括带动态关断的并行
CSEE
电路
、
位于所述带动态关断的并行
CSEE
电路的前级的错误位置关系计算电路
、
与所述带动态关断的并行
CSEE
电路同级的错误位置数值计算电路
、
逻辑控制电路；所述错误位置关系计算电路与
RS
译码系统的关键方程求解电路并行运行，将校正子计算电路计算得到的校正子
S0~S3根据公式进行逻辑运算得到两个错误位置的加和值
σ1；所述错误位置数值计算电路与所述带动态关断的并行
CSEE
电路同步运行，用于在遍历码字位置的同时将当前时钟周期所有并行度下的码字位置数值和已知的错误位置关系值进行计算，在确认当前时钟下某个并行度的码字位置为实际码字出错位置时，输出第二个错误位置数值，否则输出为0；所述逻辑控制电路在收集到当前时钟周期所有并行度下的错误位置数值计算电路的输出后，通过伽罗华域加和运算，得到一个确定的第二个错误位置数值；通过所述带动态关断的并行
CSEE
电路给出的所有并行度下的错误位置定位信号
err_loc_check
i
，经过逻辑运算判断当前时钟周期下遍历错误位置的情况：如果当前时钟周期成功遍历得到第一个错误位置，采用查表的手段根据所述确定的第二个错误位置数值，来推断第二个错误位置出现的时序和其位于所述带动态关断的并行
CSEE
电路中的并行度序号，从而控制关断所述带动态关断的并行
CSEE
电路的伽罗华域乘法器开关；所述带动态关断的并行
CSEE
电路为在并行
CSEE
电路增加若干个二选一的多路选择器和若干个二输入或门；增加的若干个多路选择器位于所有并行度下的奇数项钱搜索电路
、
偶数项钱搜索电路和错误估值电路中，用于控制伽罗华域乘法器的关断；增加的若干个二输入或门用于通过逻辑控制信号控制错误估值输出
。2.
根据权利要求1所述的用于纠两个误码的
RS
码的低功耗钱搜索和错误估值电路，其特征在于，所述错误位置数值计算电路在单一并行度下包括1个伽罗华域乘法器
MULT1、1
个伽罗华域加法器
ADD1、5
个二选一的多路选择器
MUX1~MUX5
和2个寄存器
D1
和
D2
；其中，
MUX1
的输入为
α
m
‑
(i+1)
、
α
‑
p
以及关键方程求解电路输出的代表关键方程求解完成的脉冲信号
KES_DONE
；当
KES_DONE
为1时，
MUX1
的输出为
α
m
‑
(i+1)
，否则，为
α
‑
p
；其中
m
为
RS
译码系统选定码字的长度，
i
表示其所处电路的并行度序号并且
0≤i≤p
‑1，
p
表示译码电路的并行度；
MUX2
的输入为
0、MUX1
的输出和逻辑控制信号
CTRL1
；当
CTRL1
为1时，
MUX2
的输出为0，否则为
MUX1
的输出；
MULT1
的输入为
MUX2
的输出和
MUX3
的输出，
MULT1
的输出同时输入到
ADD1
和寄存器
D1
的输入端；
MUX3
的输入为
1、
寄存器
D1
的输出和关键方程求解电路的输出信号
KES_DONE
，当
KES_DONE
为1时，
MUX3
的输出为1，否则为寄存器
D1
的输出；
ADD1
的另外一个输入为所述错误位置数值计算电路的输出
σ1；
MUX4
的输入为
0、ADD1
的输出和所述带动态关断的并行
CSEE
电路的输出的错误位置定位信号
err_loc_check
i
；当
err_loc_check
i
为1时，
MUX4
的输出为
ADD1
的输出，否则为0；
MUX5
的输入为寄存器
D2
的输出
、MUX4
的输出和逻辑控制信号
CTRL1
；当
CTRL1
为1时，
MUX5
的输出为寄存器
D2
的输出，否则为
MUX4
的输出；
寄存器
D2
的输入为
MUX5
的输出，寄存器
D2
的输出为所述错误位置数值计算电路的输出
sndloc
i
，该输出即为该并行度下的第二个错误位置数值
。3.
根据权利要求1所述的用于纠两个误码的
RS
码的低功耗钱搜索和错误估值电路，其特征在于，所述逻辑控制电路包括第二个错误位置数值加和电路
、
逻辑运算电路和错误位置锁定电路；所述错误位置锁定电路为所述带动态关断的并行
CSEE
电路的所有并行度下的错误位置定位信号
err_loc_check
i
在逻辑控制信号
CTRL1
控制下锁定的电路；所述第二个错误位置数值加和电路用于将所有并行度下错误位置计算电路输出的第二个错误位置数值进行伽罗华域下的加和运算；所述逻辑运算电路包括第一部分逻辑运算电路和第二部分逻辑运算电路；所述第一部分逻辑运算电路包括3个二选一的多路选择器
MUX6、MUX17
和
MUX18、1
个全加器
A1、1
个寄存器
D3、1
个比较器
CMP1、1
个二输入与门
AND1、1
个多输入的或门
OR1、1
个多输入的异或门
XOR1、1
个移位功能模块和1个错误信息查找表；其中，
MUX6、
全加器
A1
和寄存器
D3
构成一个计数器；
MUX6
的输入为
0、
全加器
A1
输出和关键方程求解电路的输出信号
KES_DONE
；当
KES_DONE
为1时，
MUX6
的输出为全加器
A1
的输出，否则为0；所述寄存器
D3
的输入为
MUX6
的输出；所述全加器
A1
的输入为1和所述寄存器
D3
的输出，所述全加器
A1
的输出为
MUX6
的输入之一和比较器
CMP1
的输入之一；所述错误信息查找表的输入为所述第二个错误位置数值加和电路的输出信号
snd_errloc
；作为查找表的地址，所述错误信息查找表的输出为错误位置信息信号
loc_info
；所述比较器
CMP1
的输入为全加器
A1
的输出和错误位置信息信号
loc_info
的高位比特，输出为所述二输入与门
AND1
的输入之一；所述移位功能模块的输入为错误位置信息信号
loc_info
的低位比特，输出为所述第一部分逻辑运算电路的输出信号
loc_shift_en
，该信号的位宽等于电路并行度
p
；所述多输入或门
OR1
和所述多输入异或门
XOR1
的输入均为所述错误位置锁定电路所有并行度下的错误位置锁定信号
err_loc_check_reg
i
组成的
p
比特信号
err_loc_check_reg_all
，分别实现对输入进行归约或和归约异或的运算；所述多输入异或门
XOR1
的输出为
MUX17
的输入之一，
MUX17
的另外两个输入为0和关键方程求解电路输出的代表关键方程求解完成的脉冲信号
KES_DONE
，当
KES_DONE
为1时，
MUX17
的输出为0，否则为所述多输入异或门
XOR1
的输出；
MUX17
的输出是所述二输入与门
...

【专利技术属性】
技术研发人员：高翔，夏天骁，
申请(专利权)人：浙江大学，
类型：发明
国别省市：