使用制造技术

本公开涉及使用

【技术实现步骤摘要】
使用FOD材料的选择性屏蔽的半导体器件和方法


[0001]本专利技术一般地涉及半导体器件，并且更特别地涉及使用FOD材料的选择性屏蔽的半导体器件和方法。

技术介绍

[0002]半导体器件通常存在于现代电子产品中。半导体器件执行各种各样的功能，诸如信号处理、高速计算、发射和接收电磁信号、控制电子器件、光电以及为电视显示器创建可视图像。半导体器件存在于通信、功率转换、网络、计算机、娱乐和消费产品的领域中。半导体器件也存在于军事应用、航空、汽车、工业控制器和办公设备中。
[0003]特别地在诸如射频(RF)无线通信的高频应用中的半导体器件通常包含一个或多个集成无源器件(IPD)以执行必要的电功能。多个半导体管芯和IPD可以集成到SiP模块中，以在小空间中实现更高的密度和扩展的电功能。在SIP模块内，半导体管芯和IPD被安装到用于结构支撑和电互连的基板。密封剂沉积在半导体管芯、IPD和基板上。电磁屏蔽层通常形成在密封剂上。
[0004]SIP模块包括：高速数字和RF电组件，被高度集成以实现小尺寸和低高度，并且以高时钟频率操作。电磁屏蔽层减少或抑制例如由高速数字器件辐射的EMI、RFI和其它器件间干扰，以免影响SIP模块内或与SIP模块相邻的邻近器件。此外，可以在SIP模块内的一个或多个组件周围放置分立的或个别的屏蔽结构。然而，这些内部屏蔽结构必须由基板或外部屏蔽层来支撑。内部屏蔽结构需要空间并增加封装的总体尺寸，从而导致低密度电功能。然而，趋势应该是朝向具有高密度电功能的有效屏蔽。
附图说明
[0005]图1a
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1c示出具有由切道分开的多个半导体管芯的半导体晶片；
[0006]图2a
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2j示出利用FOD材料的选择性屏蔽的一个工艺；
[0007]图3示出利用FOD材料的替选选择性屏蔽；
[0008]图4a
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4j示出利用FOD材料的进一步选择性屏蔽；
[0009]图5示出利用FOD材料的替选选择性屏蔽；以及
[0010]图6示出具有安装到PCB表面的不同类型的封装的印刷电路板(PCB)。
具体实施方式
[0011]在以下描述中，参考附图以一个或多个实施例来描述本专利技术，其中，相同的附图标记表示相同或相似的元件。虽然根据用于实现本专利技术的目的的最佳模式描述本专利技术，但是本领域技术人员将会理解，本专利技术旨在覆盖可以包括在由所附权利要求以及它们的由以下公开和附图支持的等同物限定的本专利技术的精神和范围内的替代、修改和等同物。本文中所使用的术语“半导体管芯”指代单数形式和复数形式的词语两者，且因此可以指代单个半导体器件和多个半导体器件两者。
[0012]半导体器件通常是使用两种复杂的制造工艺来制造的：前端制造和后端制造。前端制造涉及在半导体晶片的表面上形成多个管芯。晶片上的每个管芯包含被电连接以形成功能电路的有源和无源电组件。诸如晶体管和二极管的有源电组件具有控制电流流动的能力。诸如电容器、电感器和电阻器的无源电组件创建执行电路功能所需的、电压和电流之间的关系。
[0013]后端制造指代将完成的晶片切割或单片化为个体半导体管芯并且封装该半导体管芯以用于结构支撑、电互连和环境隔离。为了单片化半导体管芯，晶片沿着称为切道或划线的晶片的非功能区来刻划和断开。使用激光切割工具或锯刀将晶片单片化。在单片化之后，将个体半导体管芯安装到封装基板，所述封装基板包括用于与其它系统组件互连的引脚或接触焊盘。然后将形成在半导体管芯上的接触焊盘连接到封装内的接触焊盘。可以用导电层、凸块、柱形凸块、导电膏或接合线来进行电连接。密封剂或其它模制材料沉积在封装上以提供物理支撑和电隔离。然后将完成的封装插入到电系统中，并且使半导体器件的功能可用于其它系统组件。
[0014]图1a示出具有基底基板材料102的半导体晶片100，所述基底基板材料102诸如硅、锗、磷化铝、砷化铝、砷化镓、氮化镓、磷化铟、碳化硅或用于结构支撑的其它块体材料。多个半导体管芯或组件104形成在晶片100上，由非有源、管芯间晶片区域或切道106分开。切道106提供切割区域以将半导体晶片100单片化成个体半导体管芯104。在一个实施例中，半导体晶片100具有100
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450毫米(mm)的宽度或直径。
[0015]图1b示出半导体晶片100的一部分的截面图。每个半导体管芯104具有背面或非有源表面108和有源表面110，所述有源表面110包含：模拟或数字电路，被实现为根据管芯的电设计和功能而形成在管芯内且电互连的有源器件、无源器件、导电层和介电层。例如，电路可以包括一个或多个晶体管、二极管和被形成在有源表面110内以实现模拟电路或数字电路的其它电路元件，诸如数字信号处理器(DSP)、专用集成电路(ASIC)、存储器或其它信号处理电路。半导体管芯104也可以包含用于RF信号处理的IPD，诸如电感器、电容器和电阻器。
[0016]使用PVD、CVD、电解电镀、化学电镀工艺或其它合适的金属沉积工艺在有源表面110上形成导电层112。导电层112可以是一层或多层铝(A1)、铜(Cu)、锡(Sn)、镍(Ni)、金(Au)、银(Ag)或其它合适的导电材料。导电层112作为电连接到有源表面110上的电路的接触焊盘操作。
[0017]使用蒸发、电解电镀、化学电镀、球滴或丝网印刷工艺在导电层112上沉积导电凸块材料。凸块材料可以是具有可选助焊剂溶液的Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及其组合。例如，凸块材料可以是共晶Sn/Pb、高铅焊料或无铅焊料。使用合适的附着或接合工艺将凸块材料接合到导电层112。在一个实施例中，通过将凸块材料加热到其熔点以上来使该材料回流以形成球或凸块114。在一个实施例中，凸块114形成在具有润湿层、阻挡层和粘合层的凸块下金属化层(UBM)上。凸块114也可以压紧接合或热压接合到导电层112。凸块114表示可以在导电层112上形成的一种类型的互连结构。互连结构也可以使用接合线、导电膏、柱形凸块、微凸块或其它电互连。
[0018]在图1c中，使用锯刀或激光切割工具118通过切道106将半导体晶片100单片化成个体半导体管芯104。可以检查和电测试个体半导体管芯104，以识别单片化后已知的良好
管芯或单元(KGD/KGU)。
[0019]图2a
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2j示出了形成附着有管芯上薄膜(FOD)材料的选择性屏蔽的工艺。图2a示出了包括导电层122和绝缘层123的多层互连基板120的截面图。导电层122可以是一层或多层Al、Cu、Sn、Ni、Au、Ag或其它合适的导电材料。导电层122提供横跨基板120的水平电互连和基板120的顶表面126和底表面128之间的垂直电互连。导电层122的部分可以是电共用的或电隔离的，这取决于半导体管芯104和其它电组件的设计和功能。绝缘层124包含一层或多层二氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、五氧化二钽(Ta2O5)、氧化铝本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：基板；第一电组件，设置在所述基板上；第一屏蔽层，设置在所述第一电组件上；以及第一膜材料，设置在所述第一电组件和第一屏蔽层之间以用于附着所述第一屏蔽层。2.根据权利要求1所述的半导体器件，还包括：第二电组件，设置在所述基板上；第二屏蔽层，设置在所述第二电组件上；以及第二膜材料，设置在所述第二电组件和所述第二屏蔽层之间。3.根据权利要求1所述的半导体器件，还包括：第二屏蔽层，设置在所述第一屏蔽层上；以及第二膜材料，设置在所述第一屏蔽层和所述第二屏蔽层之间。4.根据权利要求1所述的半导体器件，还包括设置在所述第一电组件与基板之间的第二膜材料。5.一种半导体器件，包括：第一组件；第一屏蔽层，设置在所述第一组件上；以及第一膜材料，设置在所述第一组件与第一屏蔽层之间。6.根据权利要求5所述的半导体器件，还包括：第二组件；第二屏蔽层，设置在所述第二组件上；以及第二膜材料，设置在所述第二组件与所述第二屏蔽层之间。7.根据权利要求5所述的半导体器件，还包括：第二屏蔽层，设置在所述第一屏蔽层上；以及第二膜材料，设置在所述第...

【专利技术属性】
技术研发人员：文智植，金荣相，权智恩，
申请(专利权)人：星科金朋私人有限公司，
类型：发明
国别省市：