一种基于制造技术

本发明专利技术涉及类脑计算技术领域，具体是一种基于

【技术实现步骤摘要】
一种基于FPGA的可重构类脑计算片上系统


[0001]本专利技术涉及类脑计算
，尤其涉及一种基于
FPGA
的可重构类脑计算片上系统
。

技术介绍

[0002]类脑计算
(Brain
‑
inspired Computing)
又被称为神经形态计算，是借鉴生物神经系统信息处理模式和结构的计算理论
、
体系结构
、
芯片设计以及应用模型与算法的总称
。
其作为一种新的计算范式，通过模仿大脑结构和信息处理机制，旨在实现更高能效
、
更高层次的智能计算任务
。
[0003]当前，类脑计算作为一种新的计算范式，通过模仿大脑结构和信息处理机制，旨在实现更高能效
、
更高层次的智能计算任务，而研究和设计用于类脑计算的专用硬件是促进类脑计算发展的关键
。
鉴于现有类脑计算专用硬件可仿真的神经元
、
神经突触以及网络连接模型的种类有限且计算精度，性能指标以及系统扩展能力相对固定，因此无法满足脑科学研究者和类脑智能应用开发者对类脑计算硬件的多样化需求，进而不能为脑科学与类脑智能模型的研究提供有力支撑
。
[0004]因此，亟需一种新的技术方案来解决上述技术问题
。

技术实现思路

[0005]本专利技术的目的在于克服上述现有技术的问题，提供了一种基于
FPGA
的可重构类脑计算片上系统，用于解决现有技术无法满足脑科学研究者和类脑智能应用开发者对类脑计算硬件的多样化需求，以及不能为脑科学与类脑智能模型的研究提供有力支撑技术问题
。
[0006]上述目的是通过以下技术方案来实现：
[0007]一种基于
FPGA
的可重构类脑计算片上系统，包括神经元处理子系统
、
多芯片通信子系统
、
突触连接子系统
、
仿真调度子系统和微处理器子系统；
[0008]所述仿真调度子系统接收所述微处理器子系统发送的仿真开始信号，通过相应的控制信号对所述神经元处理子系统
、
所述突触连接子系统和所述多芯片通信子系统进行控制调度，完成一个时间步长的仿真；待仿真结束后，向所述微处理器子系统发出中断信号，等待下个时间步长仿真的开始；
[0009]所述神经元处理子系统接收所述突触连接子系统发出的突触连接，并通过连接中的目的神经元
ID
索引出相应神经元状态参数，将连接上的突触权重与之累加；在接收完当前时间步长中所有的突触连接后，依次取出神经元的状态信息进行膜电位更新，若膜电位超过阈值，则发放脉冲，脉冲数据包为神经元自己的
ID
；
[0010]所述多芯片通信子系统接收其他芯片和本地所述神经元处理子系统发出的脉冲数据包，使用神经元
ID
索引出其在路由表中的路由条目，根据路由条目信息判断脉冲将要发往的方向，其中发往本地的脉冲会发送到本地的所述突触连接子系统中；
[0011]所述突触连接子系统收到脉冲后根据脉冲
ID
索引出突触索引条目，根据突触索引
条目中的突触连接存储首地址和数量索引出子系统中若干个突触连接，根据突触连接中的目的神经元
ID
将其发往所述神经元处理子系统中的相应神经元处理单元中；
[0012]所述微处理器子系统将计算系统中的存储进行统一编址，并通过
UART
与系统外部通信
。
[0013]进一步地，所述微处理器子系统通过信号线与所述仿真调度子系统连接，所述仿真调度子系统通过信号线分别与所述神经元处理子系统
、
所述多芯片通信子系统和所述突触连接子系统，实现控制数据的传输
。
[0014]进一步地，所述神经元处理子系统
、
所述多芯片通信子系统
、
所述突触连接子系统和所述微处理器子系统之间的脉冲和权重数据通过
AXI4 stream
总线协议传输
。
[0015]进一步地，所述仿真调度子系统由状态机进行控制，所述状态机包括6个状态：初始状态
、
清零状态
、
存储器读状态
、
权重累加状态
、
膜电位更新状态和存储器写状态；并通过来自所述微处理器子系统的
Sim_startpluse
信号
、
来自所述神经元处理子系统的
rwdone
信号
、
内置的1个
Timer
计数器和内置的3个时间窗寄存器来控制状态跳转
。
[0016]进一步地，所述神经元处理子系统包括可重构控制逻辑
、
可配置模型参数生成逻辑
、
可重构并行计算单元
、
可重构神经元地址生成模块
、
脉冲时刻更新模块
、
脉冲收发器
、
支持浮点误差优化的
DMA、
和随机数发生器模块
。
[0017]进一步地，所述多芯片通信子系统包括负责与4个方向芯片通信的4组
SerDes
收发模块和1个多播路由器；
[0018]所述
SerDes
收发模块采用
Xilinx
的
Aurora8B/10B IP
实现高速串行差分信号和
AXI4
‑
Stream
总线之间的转换；
[0019]所述多播路由器负责接收4个方向芯片以及本地的所述神经元处理子系统和所述微处理器子系统传递的脉冲数据包，经过解包
、
查表
、
路由三个步骤后，将脉冲数据包路由到相邻的4个芯片和本地的所述突触连接子系统
。
[0020]进一步地，所述脉冲数据包内容为神经元
ID。
[0021]进一步地，所述突触连接子系统包括脉冲地址译码模块
、
突触索引
DMA
模块
、
突触连接分发模块和
DDR
存储，
DDR
存储中存储突触连接信息，工作流程如下：
[0022](a)
所述突触连接子系统接收来自所述多芯片通信子系统发送的脉冲
ID i
给所述脉冲地址译码模块；
[0023](b)
所述脉冲地址译码模块将脉冲
ID
转换为突触索引的地址和长度信息给所述突触索引
DMA
模块；
[0024](c)
所述突触索引
DMA
模块经由所述微处理器子系统从所述
DDR
存储中取出脉冲
i
在当前芯片对应的突本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种基于
FPGA
的可重构类脑计算片上系统，其特征在于，包括：神经元处理子系统
、
多芯片通信子系统
、
突触连接子系统
、
仿真调度子系统和微处理器子系统；所述仿真调度子系统接收所述微处理器子系统发送的仿真开始信号，通过相应的控制信号对所述神经元处理子系统
、
所述突触连接子系统和所述多芯片通信子系统进行控制调度，完成一个时间步长的仿真；待仿真结束后，向所述微处理器子系统发出中断信号，等待下个时间步长仿真的开始；所述神经元处理子系统接收所述突触连接子系统发出的突触连接，并通过连接中的目的神经元
ID
索引出相应神经元状态参数，将连接上的突触权重与之累加；在接收完当前时间步长中所有的突触连接后，依次取出神经元的状态信息进行膜电位更新，若膜电位超过阈值，则发放脉冲，脉冲数据包为神经元自己的
ID
；所述多芯片通信子系统接收其他芯片和本地所述神经元处理子系统发出的脉冲数据包，使用神经元
ID
索引出其在路由表中的路由条目，根据路由条目信息判断脉冲将要发往的方向，其中发往本地的脉冲会发送到本地的所述突触连接子系统中；所述突触连接子系统收到脉冲后根据脉冲
ID
索引出突触索引条目，根据突触索引条目中的突触连接存储首地址和数量索引出子系统中若干个突触连接，根据突触连接中的目的神经元
ID
将其发往所述神经元处理子系统中的相应神经元处理单元中；所述微处理器子系统将计算系统中的存储进行统一编址，并通过
UART
与系统外部通信
。2.
根据权利要求1所述的一种基于
FPGA
的可重构类脑计算片上系统，其特征在于，所述微处理器子系统通过信号线与所述仿真调度子系统连接，所述仿真调度子系统通过信号线分别与所述神经元处理子系统
、
所述多芯片通信子系统和所述突触连接子系统，实现控制数据的传输
。3.
根据权利要求2所述的一种基于
FPGA
的可重构类脑计算片上系统，其特征在于，所述神经元处理子系统
、
所述多芯片通信子系统
、
所述突触连接子系统和所述微处理器子系统之间的脉冲和权重数据通过
AXI4 stream
总线协议传输
。4.
根据权利要求1所述的一种基于
FPGA
的可重构类脑计算片上系统，其特征在于，所述仿真调度子系统由状态机进行控制，所述状态机包括6个状态：初始状态
、
清零状态
、
存储器读状态
、
权重累加状态
、
膜电位更新状态和存储器写状态；并通过来自所述微处理器子系统的
Sim_startpluse
信号
、
来自所述神经元处理子系统的
rwdone
信号
、
内置的1个
Timer
计数器和内置的3个时间窗寄存器来控制状态跳转
。5.
根据权利要求1所述的一种基于
FPGA
的可重构类脑计算片上系统，其特征在于，所述神经元处理子系统包括可重构控制逻辑
、
可配置模型参数生成逻辑
、
可重构并行计算单元
、
可重构神经元地址生成模块
、
脉冲时刻更新模块
、
脉冲收发器
、
支持浮点误差优化的
DMA、
和随机数发生器模块
。6.
根据权利要求1所述的一种基于
FPGA
的可重构类脑计算片上系统，其特征在于，所述多芯片通信子系统包括负责与4个方向芯片通信的4组
SerDes
收发模块和1个多播路由器；所述
SerDes
收发模块采用
Xilinx
的
Aurora8B/10B IP
实现高速串行差分信号和
AXI4
‑
Stream
总线之间的转换；所述多播路由器负责接收4个方向芯片以及本地的所述神经...

【专利技术属性】
技术研发人员：环宇翔，马宁，贾浩，郑立荣，
申请(专利权)人：广东省智能科学与技术研究院，
类型：发明
国别省市：