一种基于制造技术

本申请提供了一种基于

【技术实现步骤摘要】
一种基于7nm FinFET工艺下标准单元版图结构


[0001]本申请涉及半导体器件制造
，具体地，涉及一种基于
7nm FinFET
工艺下标准单元版图结构
。

技术介绍

[0002]随着半导体工艺的特征尺寸不断减小，核心晶体管器件沟道长度不断缩短，出现了短沟道效应和漏极势垒降低效应
。
该效应使器件在亚阈值时漏电流增大的同时阈值电压也随之降低，导致器件组成的芯片功耗增大
、
性能下降
。
因此，为提高芯片性能和降低功耗，在传统平面场效应晶体管的基础上，科研工作者研发出了立体结构的
FinFET(Fin
‑
Field
‑
Effect
‑
Transistor
，鳍式场效应管晶体管
)
，通过立体结构的沟道和栅极增加了栅极对沟道的控制能力，来减少短沟道效应和漏极势垒降低效应等问题
。
另外，
FinFET
与传统场效应晶体管相比，其不仅可降低亚阈值漏电流本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种基于
7nm FinFET
工艺下标准单元版图结构，其特征在于，包括一个或多个标准单元，所述标准单元的高度为
0.6
μ
m
，包括第三金属层，所述第三金属层设置有电源线
、
地线和第一信号线；其中，所述电源线
、
所述地线和所述第一信号线设置为两组阻值不同的金属线，所述第一信号线排布于所述电源线和所述地线之间；所述第一信号线的条数为1至
10
条中的任意数目，所述第一信号线的线宽包括第一线宽
、
第二线宽和第三线宽中至少一个；所述第一信号线的总高度
≤0.490
μ
m。2.
如权利要求1所述的标准单元版图结构，其特征在于，所述第一信号线的宽度包括所述第一线宽和所述第二线宽时，所述第一线宽为
0.024
μ
m
，所述第二线宽为
0.020
μ
m
；所述第一信号线包括距离所述电源线
0.096
μ
m
的位置处的信号线
、
和
/
或距离所述地线
0.056
μ
m
的位置处的信号线
。3.
如权利要求2所述的标准单元版图结构，其特征在于，所述第一信号线包括十条信号线，所述十条信号线自上而下地间隔交替排布于所述电源线和所述地线之间，相邻所述信号线的间距为
0.020
μ
m
；在距离所述电源线
0.096
μ
m
的位置处布置第一条信号线，在距离所述地线
0.056
μ
m
的位置处布置第十条信号线；其中，第一条信号线至所述第四条信号线的宽度为
0.024
μ
m
，第五条信号线至第七条信号线的宽度为
0.020
μ
m
，第八条信号线至第十条信号线的宽度为
0.024
μ
m。4.
如权利要求1所述的标准单元版图结构，其特征在于，所述第一信号线的宽度包括所述第一线宽
、
所述第二线宽和所述第三线宽时，所述第一线宽为
0.024
μ
m
，所述第二线宽为
0.020
μ
m
，所述第三线宽为
0.040
μ
m
；所述第一信号线包括距离所述电源线
0.058
μ
m
的位置处的信号线
、
和
/
或距离所述地线
0.058
μ
m
的位置处的信号线
。5.
如权利要求4所述的标准单元版图结构，其特征在于，所述第一信号线包括九条信号线，所述九条信号线自上而下地间隔交替排布于所述电源线和所述地线之间；在距离所述电源线
0.058
μ
m
的位置处设置第一条信号线；在距离所述第一条信号线
0.042
μ
m
的位置处设置宽度为
0.024
μ
m
的第二条信号线；在距离第二条信号线
0.024

【专利技术属性】
技术研发人员：胡冬冬，周舒悦，朱洋洋，景画，马亚奇，
申请(专利权)人：合芯科技有限公司，
类型：发明
国别省市：