一种高电源抑制比制造技术

本申请公开了一种高电源抑制比

【技术实现步骤摘要】
一种高电源抑制比LDO电路及其应用


[0001]本申请涉及电源管理芯片领域，特别涉及一种高电源抑制比
LDO
电路及其应用
。

技术介绍

[0002]LDO
是电源管理芯片中重要的一类，无片外电容型
LDO
凭借其易于集成
、
较好的线性调整率和负载调整率等优点，被广泛应用在模拟
、
射频和片上系统
(System on Chip
，
SoC)
等电路系统中
。
随着物联网电子设备的发展，高性能的
SoC
对
LDO
的性能提出了更为苛刻的要求
。
物联网电子设备中的传感器模块要不断检测和收集物理环境中的数据，周围环境噪声和电源纹波会直接影响检测结果的准确性
。
然而，由于无片外电容型
LDO
在大负载时
PSRR(
电源抑制比
)
较差的缺点，导致其越来越难满足物联网电子设备高性能的需求
。
[0003]针对提高
LDO
的
PSRR
，共源共栅阻性退化电路
、
基准噪声整形电路和自偏置低噪声隔离电路等电路技术被公开
。
如公告号为
CN212569574U
的中国专利公开了一种高压大驱动高电源抑制比
LDO
电路，包括噪声整形电路
、
共源共栅阻性退化电路和动态补偿电路
。
噪声整形电路和共源共栅阻性退化电路分别用于滤除基准噪声和减小误差放大器低频时热噪声，使到达
PMOS
功率管栅极的噪声降低
。
然而，该专利技术未考虑电源噪声经
PMOS
功率管的源漏等效电阻对
LDO
输出噪声的贡献，且该专利技术只针对于带片外电容型
LDO
，无法满足
SoC
需要完全片内集成的需求
。
又如公开号为
CN111399583A
的中国专利公开了一种宽负载范围内高
PSRR
的
LDO
电路，采用了在基准模块和误差放大器模块之间连接自偏置低噪声隔离电路的方法
。
自偏置低噪声隔离电路由
NMOS
管和
PMOS
管构成的源跟随结构组成，输入电压为基准电压
V
REF
，输出电压为低噪声电压
V
A
，再由
V
A
为误差放大器和
PMOS
功率管提供电源电压，从而达到减小
LDO
输出噪声的目的
。
该专利技术有效地将电源噪声与
LDO
输出电压进行了隔离，但是自偏置低噪声隔离电路跨接在电源和
PMOS
功率管源极之间，会因此增加
LDO
的漏失电压，从而导致
LDO
的效率降低
、PMOS
功率管的功耗损耗增加
。
[0004]以上技术虽然在一定程度上提高了
LDO
的
PSRR
，但是具有不利于片上集成或以
LDO
漏失电压的损耗为代价的缺陷，亟待改进
。

技术实现思路

[0005]本申请的目的是提供一种高电源抑制比
LDO
电路及其应用，旨在解决现有
LDO
电路大负载时低频
PSRR
较差的问题
。
[0006]为实现上述目的，本申请实施例采用以下技术方案：一种高电源抑制比
LDO
电路，包括：
[0007]预调压基准模块，所述预调压基准模块链接电源电压
V
DD
，所述预调压基准模块包括预调压电路和基准核心电路，所述预调压电路产生一个对电源电压
V
DD
的变化不敏感的电压
V
DDX
并输出给基准核心电路，所述基准核心电路产生并输出参考电压
V
REF
；
[0008]自适应误差放大器模块，所述自适应误差放大器模块包括误差放大器和自适应偏置电路，所述误差放大器的负输入端接入所述参考电压
V
REF
，所述误差放大器的尾电流由固
定偏置电流源和自适应偏置电流源共同构成，所述自适应偏置电流源由所述自适应偏置电路产生；
[0009]PMOS
功率管，所述
PMOS
功率管的栅极与所述误差放大器的输出端链接；
[0010]电阻反馈模块，所述电阻反馈模块产生反馈电压
V
FB
并输出给所述误差放大器的正输入端
。
[0011]在上述技术方案中，本申请实施例通过采用预调压电路产生
V
DDX
作为基准核心电路的电源电压，对基准核心电路的
PSRR
进行了优化，使经误差放大器到达
PMOS
功率管栅极的纹波降到最小
。
采用自适应偏置电路对误差放大器的尾电流进行调节，使其尾电流随
LDO
负载电流的增加而增加，使大负载时
LDO
的环路增益得到增强
。
通过以上两种技术的结合使用，可在不增加任何额外的无源器件和放大器的情况下，显著提高
LDO
环路低频时全负载范围内的
PSRR
特性
。
[0012]进一步地，根据本申请实施例，其中，所述预调压电路包括第一晶体管
M1、
第二晶体管
M2、
第三晶体管
M3、
第四晶体管
M4、
第五晶体管
M5、
第六晶体管
M6、
第七晶体管
M7、
第八晶体管
M8、
第九晶体管
M9，所述第一晶体管
M1和第二晶体管
M2栅极共连
、
源极接地，所述第三晶体管
M3和第四晶体管
M4栅极共连，所述第三晶体管
M3和第四晶体管
M4的源极分别与第一晶体管
M1和第二晶体管
M2的漏极相接组成电流镜，所述第五晶体管
M5的漏极与所述第四晶体管
M4的源极接相接，所述第五晶体管
M5的栅极引入偏置电压
V
B
；所述第六晶体管
M6与第七晶体管
M7栅极共连，电源电压
V
DD
接入所述第六晶体管
M6与第七晶体管
M7的源极构成电流镜；所述第七晶体管
M7的漏极和所述第五晶体管
...

【技术保护点】

【技术特征摘要】
1.
一种高电源抑制比
LDO
电路，其特征在于，包括：预调压基准模块，所述预调压基准模块链接电源电压
V
DD
，所述预调压基准模块包括预调压电路和基准核心电路，所述预调压电路产生一个对电源电压
V
DD
的变化不敏感的电压
V
DDX
并输出给基准核心电路，所述基准核心电路产生并输出参考电压
V
REF
；自适应误差放大器模块，所述自适应误差放大器模块包括误差放大器和自适应偏置电路，所述误差放大器的负输入端接入所述参考电压
V
REF
，所述误差放大器的尾电流由固定偏置电流源和自适应偏置电流源共同构成，所述自适应偏置电流源由所述自适应偏置电路产生；
PMOS
功率管，所述
PMOS
功率管的栅极与所述误差放大器的输出端链接；电阻反馈模块，所述电阻反馈模块产生反馈电压
V
FB
并输出给所述误差放大器的正输入端
。2.
根据权利要求1所述的一种高电源抑制比
LDO
电路，其特征在于，所述预调压电路包括第一晶体管
M1、
第二晶体管
M2、
第三晶体管
M3、
第四晶体管
M4、
第五晶体管
M5、
第六晶体管
M6、
第七晶体管
M7、
第八晶体管
M8、
第九晶体管
M9，所述第一晶体管
M1和第二晶体管
M2栅极共连
、
源极接地，所述第三晶体管
M3和第四晶体管
M4栅极共连，所述第三晶体管
M3和第四晶体管
M4的源极分别与第一晶体管
M1和第二晶体管
M2的漏极相接组成电流镜，所述第五晶体管
M5的漏极与所述第四晶体管
M4的源极接相接，所述第五晶体管
M5的栅极引入偏置电压
V
B
；所述第六晶体管
M6与第七晶体管
M7栅极共连，电源电压
V
DD
接入所述第六晶体管
M6与第七晶体管
M7的源极构成电流镜；所述第七晶体管
M7的漏极和所述第五晶体管
M5的源极连接，并输出电压
V
...

【专利技术属性】
技术研发人员：刘世军，余国义，汪涛，彭新，
申请(专利权)人：苏州喻芯半导体有限公司，
类型：发明
国别省市：