针对长突发长度的存储器数据传送的双倍取得制造技术

针对数据取得访问

【技术实现步骤摘要】
【国外来华专利技术】针对长突发长度的存储器数据传送的双倍取得
[0001]优先权要求
[0002]本申请根据
35 U.S.C.
§
365(c)
要求享有于
2021
年6月2日提交的题为“DOUBLE FETCH FOR LONG BURST LENGTH MEMORY DATA TRANSFER”的美国申请第
17/336,996
号的优先权，该美国申请的全部内容并入本文
。


[0003]描述总体上涉及存储器系统，并且更具体地，描述涉及存储器设备数据取得
(data fetch)。

技术介绍

[0004]诸如动态随机存取存储器
(DRAM)
设备之类的存储器设备具有布置成存储体
(bank)
和存储体组的存储器阵列
。
不同存储体的使用对于存储器设备的性能来说是重要的，使得系统能够并行地访问存储器设备的可单独寻址的部分和可单独访问的部分
。
随着数据速率的提高，存储器设备和主机之间的数据传送可以比从阵列访问数据显著更快
。
[0005]目前的
DRAM
设备还可以具有信号线的不同配置以与数据总线接合
。
常见接口包括
x4(4
条
DQ(
数据
)
信号线
)、x8(8
条
DQ
信号线
)
和
x16(16
条r/>DQ
信号线
)。
在目前的实现方式中，
x16
设备使用存储器阵列和信号线作为两个
x8
半部，其中数据的一半来自一侧，并且数据的另一半来自另一侧
。
这样的实现方式高效地将存储体的数量减少了一半，减少了针对主机从并行资源执行访问的选项，并且对系统吞吐量具有负面影响
。
[0006]x16
设备目前仅在单列系统
(single rank system)
中被使用的事实加剧了吞吐量问题，这进一步减少了主机交织业务以尝试维持最大存储器带宽利用的能力
。
[0007]图1是并行地从多个存储体取得数据的系统的现有技术示例的框图
。
系统
100
包括连接到主机
120
的存储器设备
110。
存储器设备
110
的示例包括被组织为8个存储体组
(BG)
的
32
个存储体，每个
BG
有4个存储体
。
当被用作
x8
设备时，
DQ[0:7]用于提供单个通道，其中8个
BG
乘4个存储体可供主机访问
。
当被用作
x16
设备时，存储器设备
110
仅有一个具有
DQ[0:15]的通道，其中4个
BG
乘4个存储体可供主机使用
(
其中，两个存储体并行地被用作单个存储体资源
)。
因此，存储器设备
110
并行地从不同存储体组中的存储体取得用于读取的数据
。
如示出的，如果选择
BG[1]的存储体
[2]，则
BG[5]被视为
BG[1]的部分，其中针对
DQ[0:7]的数据来自
BG[1]存储体
[2]，并且针对
DQ[8:15]的数据来自
BG[5]存储体
[2]。
[0008]系统
100
示出了
BL16(
突发长度
16)
的突发
。
因此，每次读取的
256
比特将从阵列访问并且从存储器设备
110
发送到主机
120
，其中从每个存储体并行取得
128
比特，并且通过
DQ
信号线的总数的一半发送
。
并行地访问来自两个存储体的
128
比特数据以通过
BL16
获得
x16
所需的
256
比特的需要意味着主机
120
将仅看到
16
个可单独寻址的存储体，从而减少了可用于并行访问的资源
。
附图说明
[0009]以下描述包括对具有通过实现方式的示例的方式给出的图示的附图的讨论
。
应当通过示例而非限制的方式来理解附图
。
如本文所使用的，对一个或多个示例的引用应被理解为描述包括在本专利技术的至少一种实现方式中的特定特征
、
结构或特性
。
本文中出现的诸如“在一个示例中”或“在替代示例中”之类的短语提供了本专利技术的实现方式的示例，并且不一定全部指代相同实现方式
。
然而，这些短语也不一定是相互排斥的
。
[0010]图1是从多个存储体并行取得数据的系统的现有技术示例的框图
。
[0011]图2是其中通过多次读取来从存储器存储体访问数据的系统的示例的框图
。
[0012]图
3A
是利用针对读取事务的连续访问来从单个存储体取得数据的系统的示例的框图
。
[0013]图
3B
是利用针对写入事务的连续访问来将数据写入单个存储体的系统的示例的框图
。
[0014]图
4A
‑
图
4D
是利用多次访问来从存储体访问数据并且控制突发传送时序的示例的时序图
。
[0015]图5是用于利用连续访问来从存储体访问数据的过程的示例的流程图
。
[0016]图6是其中可以实现具有突发时序控制的单次存储体访问的存储器子系统的示例的框图
。
[0017]图7是其中可以实现具有突发时序控制的单次存储体访问的计算系统的示例的框图
。
[0018]图8是其中可以实现具有突发时序控制的单次存储体访问的移动设备的示例的框图
。
[0019]以下是对特定细节和实现方式的描述，包括对附图的非限制性描述，附图可以描绘一些或全部示例，以及其他潜在的实现方式
。
具体实施方式
[0020]如本文所述，针对其中数据取得访问数据传送所需比特的一半的存储器设备，该存储器设备通过两次连续访问从相同存储体访问所有比特，而不是从两个并行存储体各自访问比特的一半
。
在一个示例中，两次连续的访问是读取访问
。
读取访问指代从存储器阵列读取数据的读取操作
。
写入访问指代将数据存储在存储器阵列中的写入本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.
一种存储器设备，包括：硬件接口，所述硬件接口耦合到存储器控制器，其中，响应于来自所述存储器控制器的读取命令，所述硬件接口用于通过突发长度
M
传送
N
个数据比特；具有多个存储体的存储器阵列，所述多个存储体包括针对所述读取命令被选择用于读取访问的选定存储体，其中，对所述选定存储体的所述读取访问用于从所述选定存储体访问
N/2
个数据比特；以及控制硬件，其中，响应于所述读取命令，所述控制硬件用于：触发对所述选定存储体的两次读取访问以从所述选定存储体访问
N
个数据比特，并且使得所述硬件接口将数据作为第一
N/2
数据比特部分的突发长度
M/2
的第一传送和第二
N/2
数据比特部分的突发长度
M/2
的第二传送来发送
。2.
根据权利要求1所述的存储器设备，其中，所述控制硬件用于：一旦从所述选定存储体访问所述第一
N/2
数据比特部分，就使得所述硬件接口发送所述第一传送；以及一旦从所述选定存储体访问所述第二
N/2
数据比特部分，就在延迟之后发送所述第二传送
。3.
根据权利要求1或2所述的存储器设备，其中，所述控制硬件用于：在发送所述第二传送之前延迟所述传送，以将所述第一传送与所述第二传送之间的延迟延长为大于
tCCD_L
延迟的时段
。4.
根据权利要求1至3中任一项所述的存储器设备，其中，所述控制硬件用于：在发送所述第一传送之前延迟所述第一传送
。5.
根据权利要求4所述的存储器设备，其中，所述延迟包括所述第一传送的延迟，以在所述第一传送与所述第二传送之间没有延迟的情况下连续地发送所述第一传送和所述第二传送
。6.
根据权利要求4所述的存储器设备，其中，所述延迟包括所述第一传送的延迟，以在所述第一传送与所述第二传送之间留下传送窗口，以在所述第一传送与所述第二传送之间交织来自所述多个存储体中的另一存储体的第三
N/2
数据比特部分
。7.
根据权利要求4所述的存储器设备，还包括：缓冲器，所述缓冲器用于在所述延迟期间保持所述第一
N/2
数据比特部分
。8.
根据权利要求1至7中任一项所述的存储器设备，其中，所述控制硬件用于：响应于来自所述存储器控制器的所述读取命令而生成针对所述选定存储体的两个内部读取访问操作
。9.
根据权利要求1至8中任一项所述的存储器设备，其中，所述存储器设备包括与低功率双倍数据速率
(LPDDR)
标准兼容的动态随机存取存储器
(DRAM)
设备
。10.
根据权利要求9所述的存储器设备，其中，
N
为
256
比特
。11.
根据权利要求9所述的存储器设备，其中，
M
为
32。12.
一种存储器控制器，包括：耦合至存储器设备的数据接口，所述数据接口用于响应于读取命令而通过突发长度
M
接收
N
个数据比特；耦合至所述存储器设备的命令接口，所述命令接口用于向所述存储器设备发送所述读取命令以读取所述存储器设备的多个存储体中的选定存储体，其中，所述存储器设备对所述选定存储体的读取访问用于从所述选定存储体访问
N/2
个数据比特，其中，所述存储器设
备用于对所述选定存储体执行两次读取访问以访问所述
N
个数据比特；以及调度器，所述调度器用于：基于所述存储器设备将数据作为第一
N/2
数据比特部分的突发长度
M/2
的第一传送和第二
N/2
数据比特部分的突发长度
M/2
的第二传送发送到所述数据接口，来调度所述读取命令以及其他命令
。13.
根据权利要求
12
所述的存储器控制器，其中，所述调度器用于：基于所述存储器设备一旦从所述选定存储体访问所述第一
N/2
数据比特部分就发送所述第一传送，并且一旦从所述选定存储体访问所述第二
N/2
数据比特部分就在延迟之后发送所述第二传送，来调度所述读取命令以及其他命令
。14.
根据权利要求
12
或
13
所述的存储器控制器，其中，所述调度器用于：基于所...

【专利技术属性】
技术研发人员：K，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：