使用制造技术

一种可利用

【技术实现步骤摘要】
【国外来华专利技术】使用DSP块生成电路的RTL
[0001]相关专利申请
[0002]本申请要求
2021
年7月
21
日提交的共同拥有的美国专利申请
63/223,989
号的优先权，该专利申请的全部内容据此以引用方式并入以用于所有目的
。


[0003]本申请涉及使用硬件描述语言生成和定义电子电路和硬件，并且更具体地，涉及用于现场可编程门阵列
(FPGA)
数字信号处理
(DSP)
块的高级综合的映射
。

技术介绍

[0004]高级综合
(HLS)
使得能够将具有乘法运算语句的软件程序编译成以该乘法运算语句的寄存器传输级描述
(
诸如，硬件描述语言
(HDL))
来描述的可被编程到
FPGA
上的硬件电路
。HLS
编译器可接收具有操作的软件程序并且生成要被编程到
FPGA
上的硬件电路
。
[0005]除其他硬件之外，
FPGA本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.
一种用于利用数字信号处理
(DSP)
块创建电子电路设计的寄存器传输级描述的机器实现的方法，包括：接收包括将第一数乘以第二数的乘法运算语句的软件程序，所述第一数具有第一数据类型和第一位宽，并且所述第二数具有第二数据类型和第二位宽；至少基于所述第一位宽
、
所述第二位宽
、
对应于所述
DSP
块的第一操作数的位宽的第一
DSP
位宽和对应于所述
DSP
块的第二操作数的位宽的第二
DSP
位宽来确定用于实现所述乘法运算语句的
DSP
块数量，其中所述
DSP
块数量为两个或更多个；以及生成所述乘法运算语句的寄存器传输级描述，其中所述寄存器级描述包括对应于所述两个或更多个
DSP
块中的每个
DSP
块的多个不同部分
。2.
根据权利要求1所述的机器实现的方法，其中所述两个或更多个
DSP
块中的每个
DSP
块包括相应的输入
DSP
寄存器和输出
DSP
寄存器，并且所述寄存器传输级描述的不同部分包括对应于所述两个或更多个
DSP
块的所述输出
DSP
寄存器的语句
。3.
根据权利要求2所述的机器实现的方法，其中所述寄存器传输级描述的不同部分包括对应于所述两个或更多个
DSP
块的所述输入
DSP
寄存器的语句
。4.
根据权利要求1至3中任一项所述的机器实现的方法，其中所述第一数据类型是带符号数据类型
。5.
根据权利要求1至4中任一项所述的机器实现的方法，其中所述
DSP
块数量基于使用部分积乘法运算来实现所述乘法运算语句
。6.
根据权利要求5所述的机器实现的方法，其中确定用于实现所述乘法运算语句的所述
DSP
块数量基于结果位宽，并且当所述部分积乘法运算的偏移超过所述结果位宽时，所述
DSP
块数量减少
。7.
根据权利要求1至6中任一项所述的机器实现的方法，包括：至少基于所述第一位宽
、
所述第二位宽
、
所述第一
DSP
位宽和所述第二
DSP
位宽来确定用于实现所述乘法运算语句的加法器块数量；并且其中所述乘法运算语句的所述寄存器传输级描述包括对应于所述加法器块中的每个加法器块的不同部分
。8.
一种装置，包括非暂态机器可读介质，所述非暂态机器可读介质包括指令，其中所述指令在由处理器加载和执行时将所述处理器配置为：接收包括将第一数乘以第二数的乘法运算语句的软件程序，所述第一数具有第一数据类型和第一位宽，并且所述第二数具有第二数据类型和第二位宽；至少基于所述第一位宽
、
所述第二位宽
、
对应于所述
DSP
块的第一操作数的位宽的第一
DSP
位宽和对应于所述
DSP
块的第二操作数的位宽的第二
DSP
位宽来确定目标设备的用于实现所述乘法运算语句的
DSP
块数量，其中所述
DSP
块数量为两个或更多个；以及生成所述乘法运算语句的硬件描述语言
(HDL)
描述，其中所述
HDL
描述包括对应于所述两个或更多个
DSP
块中的每个
DSP
块的不同部分
。9.
根据权利要求8所述的装置，其中所述两个或更多个
DSP
块中的每个
DSP
块包括相应的输入
DSP
寄存器和输出
DSP
寄存器，并且所述
HDL
描述的不同部分包括对应于所述两个或更多个
DSP
块的所述输出
DSP
寄存器的语句
。10.
根据权利要求9所述的装置，其中所述
HDL
描述的不同部分包括对应于所述两个或
更多个
DSP
块的所述输入
DSP
寄存器的语句
。11.
根据权利要求8至
10
中任一项所述的装置，其中所述第一数据类型是带符号数据类型
。12.
根据权利要求8至
11
中任一项所述的装置，其中所述
DSP
块数量基于使用部分积乘法运算来...

【专利技术属性】
技术研发人员：J，
申请(专利权)人：美高森美，
类型：发明
国别省市：