解码装置和解码方法制造方法及图纸

本发明专利技术涉及一种解码装置和解码方法。公开的解码装置包括：设Ｎ和ｘ均为正整数，ｋ为等于或大于１的正整数，ｋ级移位寄存器，配置为积累ｋ个输入的路径选择信息，路径选择信息是关于在状态数为Ｎ的卷积码的每个瞬态中由基数－２ｘ构成的ｘＮ位残存路径的信息；路径存储器，具有一个存储块，该存储块配置为在一个地址处存储在移位寄存器中积累的ｋ个输入的路径选择信息；以及回溯电路，配置为利用从路径存储器读取的路径选择信息在一个时钟中回溯ｍ＝ｒｋｘ时间的路径，其中ｔ是ｋｘ的约数且ｒ为２或１／ｔ。

【技术实现步骤摘要】

本专利技术涉及一种，尤其涉及这样的其配置为能够限制用于存储回溯处理中使用的路径选择信息的存储器的大小以及解码处理 中涉及的等待时间。
技术介绍
在例如数据从发送装置到接收装置的传输中或数据从记录装置到再现装置的传 输中(其中，由记录装置记录到记录介质的信息在再现装置上再现)，在这些装置之间的传 输路径上可能引起数据错误。对在传输路径上引起的错误进行校正的典型方法之一是卷积码方法。已知维特 比(Viterbi)解码是一种实现卷积码的最大似然解码的方法。在例如A.J. Viterbi和 J. K. Omura 的 Principles of Digital Communicationand Coding(MacGraw-Hi11, New York, 1979年)(下文中称为非专利文献1)中公开了维特比解码。参考图1，示出了发送/接收系统的示例性结构的框图。图1所示的发送/接收系统构造有经由传输路径2互连的发送装置1和接收装置 3。发送装置1由卷积编码器11和传输路径编码器12构成。接收装置3由代码检测器31、 传输路径解码器32和维特比解码器33构成。在发送装置1的卷积编码器11中输入要进 行发送的信息序列。发送装置1的卷积编码器11对输入的信息序列执行卷积编码处理，并将通过错误 校正编码获得的代码序列输出到传输路径编码器12。传输路径编码器12根据传输路径2执行编码处理，诸如调制处理，并将获得的数 据经由传输路径2发送到接收装置3。从传输路径编码器12发送的信号被经由传输路径2 输入到接收装置3的代码检测器31。接收装置3的代码检测器31基于接收到的信号检测数据，并将检测到的数据输出 到传输路径解码器32。传输路径解码器32对从代码检测器31提供的数据执行解码处理，诸如解调处理， 并将获得的接收序列输出到维特比解码器33。维特比解码器33对从传输路径解码器32提供的接收序列执行维特比解码处理， 并将通过错误校正获得的解码序列作为解码结果输出。下面将简要说明维特比解码的原理。在发送某个代码序列W时接收序列为V的条件概率(似然函数)Ptl (VlW)用下面 的算式(6)来表示。<formula>formula see original document page 4</formula>在算式(6)中，S表示接收序列的数目，Vi表示第i个接收信号，Wi表示某个代码 序列W中的第i个发送信号。P(ViIwi)为在发送Wi时接收信号为Vi的条件概率。通过获得能使该Ptl(VlW)最大化的代码序列来执行最大似然解码。-IogeP(ViIwi)被称作分支度量(branch metric)。与某个路径相对应的代码序列W的分支度量之和(即，-IogeP(Vlff))被称作路径度量(pathmetric)。参考图2，示出了示出基于格子图(trellis diagram)实现最大似然解码的维特 比解码器33的示例性结构的框图。如图2所示，维特比解码器33由分支度量计算器41、加比选(AddCompare Select, ACS)处理单元42、路径度量存储器43以及残存路径(survivor path)处理单元44构成。 设卷积编码器11的约束长度为K，则格子图中的状态数N就表示为N = 21"，其中，K和N为 正整数。分支度量计算器41对构成接收序列的每个接收信号计算分支度量，并将获得的 分支度量输出到ACS处理单元42。ACS处理单元42根据通过卷积编码器11的约束长度确定的状态数的格子图参 考由分支度量计算器41获得的分支度量以确定每个状态的残存路径。残存路径是从将 某个状态与连接到该状态的前状态连接起来的两个或多个路径中基于汉明距离(Hamming distance)选择的路径。此外，ACS处理单元42将路径选择信息(即，残存路径信息)输出到残存路径处 理单元44，以将该路径选择信息存储在残存路径处理单元44中的路径存储器44A中。在将 路径选择信息输出到残存路径处理单元44时，ACS处理单元42更新路径度量存储器43的 值，路径度量存储器43是用于存储每个状态的度量的存储器。 基于存储在路径存储器44A中的路径选择信息，残存路径处理单元44在接收序 列的输入已经结束时从各状态的残存路径中选择具有最小路径度量的路径(最大似然路 径)。与由残存路径处理单元44选择的最大似然路径上的状态相对应的值被作为解码序列 输出，这就实现了最大似然解码。现在，应该注意，如果接收序列较长，则该长度增加路径存储器长度或解码所需的 时间(等待时间)，路径存储器长度即直到选择了最大似然路径为止在路径存储器中保持 的路径选择信息的长度。所以，通常通过将路径存储器长度截取为对解码特性影响很小的 某个长度来使用所述路径存储器。一般地，当卷积编码器的约束长度K和编码率增加时，需 要分配较大的路径存储器长度。已知从路径存储器中存储的路径选择信息中选择最大似然路径的方法有回溯法 和寄存器交换法。寄存器交换法的电路结构简单，运行速度快，但该法具有这样的特性即，当路径 存储器长度增加时，电路规模和功耗增加。所以，如果路径存储器长度较长，则经常使用回 溯法，在该方法中，使用RAM(随机存取存储器)来存储关于残存路径的信息，并且以路径存 储器长度的量来回溯该信息以选择最大似然路径。这里，设回溯长度为T，回溯长度是回溯法中要进行回溯的路径存储器长度。此外， 假设维特比解码器的输入由基数_2X来构造。注意，T和χ为正整数。G. Feygin 和 P.G. Gulak 的“Architectural Tradeoffs for SurvivorSequence Memory Management in Viterbi Decoders，， (IEEE Transactionson Communications, vol. 41，no. 3，pp. 425-429，1993年3月)(下文中称为非专利文献2)中提出了 k指针算法和单指针(one-pointer)算法作为回溯算法。R. Cypher 和 C. B. Shung 的"Generalized Trace BackTechniques for Survivor Memory Management in the Viterbi Algorithm，， (IEEE Global Telecommunications Conference and Exhibition. 'Communications Connecting the Future，，vol. 2，pp. 1318-1322，1990年12月)(下文中称为非专利文献3)中提出了 通过将这两种算法结合而获得的混合算法。在k指针算法中，路径存储器中使用的RAM被分成2k个位宽为xN、深度为T/ Ix · (k-l)}的存储块(bank)，并且通过使用k个读指针，对一次写入，并行读取k个位置。 这里，k为大于1的正整数，表示回溯法所需的从路径存储器RAM中的读操作的数目。在单指针算法中，所述RAM被分成(k+Ι)个位宽为xN、深度为T/{χ · (k_l)}的存 储块，并且以写速度k倍的速度执行读取，由此，对一次写入，执本文档来自技高网...

【技术保护点】
一种解码装置，包括：设Ｎ和ｘ均为正整数，ｋ为等于或大于１的正整数，ｋ级移位寄存器，配置为积累ｋ个输入的路径选择信息，所述路径选择信息是关于在状态数为Ｎ的卷积码的每个瞬态中由基数－２↑［ｘ］构成的ｘＮ位残存路径的信息；路径存储器，具有一个存储块，所述路径存储器配置为在一个地址处存储在所述移位寄存器中积累的所述ｋ个输入的路径选择信息；以及回溯电路，配置为利用从所述路径存储器读取的所述路径选择信息在一个时钟中回溯ｍ＝ｒｋｘ时间的路径，其中ｔ是ｋｘ的约数且ｒ为２或１／ｔ。

【技术特征摘要】
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【专利技术属性】
技术研发人员：品川仁，野田诚，山岸弘幸，
申请(专利权)人：索尼公司，
类型：发明
国别省市：JP[日本]