用于机器学习或数字信号处理操作的制造技术

本公开描述了一种数字信号处理

【技术实现步骤摘要】
【国外来华专利技术】用于机器学习或数字信号处理操作的FPGA处理块


[0001]本公开概括而言涉及集成电路
(integrated circuit
，
IC)
器件，例如可编程逻辑器件
(programmable logic device
，
PLD)。
更具体而言，本公开涉及可被包括在集成电路器件上的处理块，以及可利用该处理块来执行的应用
。

技术介绍

[0002]本节旨在向读者介绍可能与本公开的各种方面有关的技术的各种方面，这些方面将在下文中描述和
/
或要求保护
。
相信这种论述有助于向读者提供背景信息，以促进更好地理解本公开的各种方面
。
因此，可以理解，这些陈述应从这个角度来解读，而不是被解读为是对现有技术的承认
。
[0003]集成电路器件可被利用于各种目的或应用，例如数字信号处理和机器学习
。
事实上，机器学习和人工智能应用已变得越来越普遍
。
可编程逻辑器件可被利用来执行这些功能，例如，使用特定的电路
(
例如，处理块
)。
在一些情况下，特定电路可被设计为对于数字信号处理或机器学习操作有效
。
附图说明
[0004]在阅读下面的详细描述并且参考附图后，可以更好地理解本公开的各种方面，在附图中：
[0005]图1是根据本公开的实施例的可使用
DSP
块实现算术操作的系统的框图；
[0006]图2是根据本公开的实施例的图1的集成电路器件的框图；
[0007]图3是根据本公开的实施例的图1的集成电路器件的数字信号处理
(DSP)
块在进行乘法操作时可执行的过程的流程图；
[0008]图4是根据本公开的实施例的经由图1的
DSP
块可实现的虚拟带宽扩展结构的框图；
[0009]图5是根据本公开的实施例的具有用于执行
DSP
操作的可配置列的
DSP
块的框图；
[0010]图6是根据本公开的实施例的图5的可配置列的框图；
[0011]图7是根据本公开的实施例的图5的可配置列的硬件电路的框图；
[0012]图8图示了根据本公开的实施例的用于图7的乘法器的输出的乘法操作的布置；
[0013]图9图示了根据本公开的实施例的用于图7的乘法器的输出的乘法操作的额外布置；
[0014]图
10
图示了根据本公开的实施例的用于图7的乘法器的输出的乘法操作的另一布置；
[0015]图
11
图示了根据本公开的实施例的与图7的乘法器输出相对应的部分乘积压缩；
[0016]图
12
图示了根据本公开的实施例的与图7的乘法器输出相对应的向量压缩体系结构；
[0017]图
13
图示了根据本公开的实施例的整数值到浮点值转换电路；
[0018]图
14
图示了根据本公开的实施例的图
13
的整数值到浮点值转换电路的浮点舍入电路组件；并且
[0019]图
15
是根据本公开的实施例的数据处理系统
。
具体实施方式
[0020]下面将描述一个或多个具体实施例
。
为了提供对这些实施例的简明描述，本说明书中没有描述实际实现方式的所有特征
。
应当明白，在任何这样的实际实现方式的开发中，如同在任何工程或设计项目中那样，必须做出许多依实现方式而定的决定，以实现开发者的特定目标，例如遵守系统相关和业务相关的约束，这些约束可能在各个实现方式间有所不同
。
此外，应当明白，这样的开发工作可能是复杂且耗时的，但对于受益于本公开的本领域普通技术人员而言，这不过是一种常规的设计
、
制作和制造工作
。
[0021]在介绍本公开的各种实施例的要素时，冠词“一”、“一个”和“该”意指有一个或多个该要素
。
术语“包括”和“具有”意图是包含性的，并且意味着除了列出的元素以外，可能还有其他元素
。
此外，应当理解，提及本公开的“一些实施例”、“实施例”、“一个实施例”或者“一实施例”并不意图被解读为排除也包含所记载的特征的额外实施例的存在
。
此外，短语
A“基于”B
意指
A
至少部分基于
B。
此外，术语“或”意图是包含性的
(
例如，逻辑或
)
而不是排他性的
(
例如，逻辑异或
)。
换句话说，短语
A“或”B
意指
A、B、
或者
A
和
B
两者
。
[0022]随着机器学习和人工智能应用变得越来越普遍，人们越来越希望有电路来执行在机器学习和人工智能应用中利用的计算
。
为了实现硬件设计的效率，也可能希望同样的电路执行数字信号处理应用
。
本系统和技术涉及数字信号处理
(digital signal processing
，
DSP)
块的实施例，该
DSP
块可以以与传统
FPGA DSP
块相同的密度执行
DSP
相关功能
。
一般而言，
DSP
块是一种电路，它可被用于诸如现场可编程门阵列
(field programmable gate array
，
FPGA)
之类的集成电路器件中，以执行乘法
、
累加和加法操作
。
[0023]本文描述的
DSP
块可以利用
FPGA
的灵活性来适应新出现的算法或者修复计划的实现方式中的漏洞
。AI FPGA
可能是可重配置的，以执行除
AI
操作以外的常规数值操作，其方式是通过实现较小乘法器的阵列，这些乘法器按若干种布置被组合，以产生用于有限信号响应
(Finite Signal Response
，
FIR)
滤波的
16
比特有符号整数
(INT16)
值，以及提供与
DSP
操作相对应的完整单精度浮点
(
例如，
FP32)
值
、
乘法功能和加法
/
累加功能
。
[0024]本文描述的技术还提供了改善的计算密度，以及降低的功率消耗
。
例如，如本文所论述的，除了利用
FP32
值和
INT16
值的传统<本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.
一种数字信号处理
(DSP)
块，包括：多列权重寄存器，其中所述多列权重寄存器中的一列或多列可配置来接收值；多个输入端，被配置为接收第一多个值和第二多个值，其中所述第一多个值在被接收之后被存储在所述多列权重寄存器中；以及多个乘法器，其中：在第一操作模式中，所述多个乘法器可配置来同时将所述第一多个值中的每个值乘以所述第二多个值中的某个值；并且在第二操作模式中，所述多个乘法器中的第一列乘法器可配置来将第三多个值中的每一者乘以第四多个值，其中所述第三多个值或所述第四多个值中的至少一个值包括比所述第一多个值和第二多个值中的值更多的比特
。2.
如权利要求1所述的
DSP
块，其中，所述第一列乘法器包括具有第一精度的第一部分乘法器和具有第二精度的第二部分乘法器，所述第二精度小于所述第一精度
。3.
如权利要求2所述的
DSP
块，其中，所述第一部分乘法器可配置来对具有所述第二精度的值执行乘法操作
。4.
如权利要求1所述的
DSP
块，其中，所述第一列乘法器中的乘法器被配置为执行有符号乘法
。5.
如权利要求1所述的
DSP
块，包括：复用器网络，可配置来将由所述第一列乘法器生成的多个子乘积路由到压缩器电路，其中所述压缩器电路被配置为从所述多个子乘积生成多个向量；以及加法器，可配置来将所述多个向量相加以生成加和
。6.
如权利要求5所述的
DSP
块，其中，所述加和是定点值
。7.
如权利要求5所述的
DSP
块，其中，所述加和是浮点值
。8.
如权利要求5所述的
DSP
块，其中，所述复用器网络可配置来基于所述多个子乘积中的每一者各自的有效度生成所述多个子乘积的对齐
。9.
如权利要求5所述的
DSP
块，其中，所述复用器网络可配置来将所述多个子乘积中的至少一者清零
。10.
如权利要求5所述的
DSP
块，其中，在所述第二操作模式中，所述
DSP
块可配置来通过清除要进行乘法的每个值的最高有效比特来设置该值的符号
。11.
如权利要求5所述的
DSP
块，其中，所述加和具有第一精度，该第一精度大于所述第三多个值和所述第四多个值中的每一者的第二精度
。12.
一种数字信号处理
(DSP)
块，包括：多列权重寄存器，其中所述多列权重寄存器中的一列或多列可配置来接收值；以及复用器网络，加法器电路，以及多个乘法器，其中：在第一操作模式中：第一多个值在被接收之后被存储在所述多列权重寄存器中；在将所述第一多个值存储在所述多列权重寄存器中之后，所述多个乘法器可配置来同时将所述第一多个值中的每个值乘以第二多个值中的某个值以生成第一多个乘积；所述加法器电路可配置来接收所述第一多个乘积并且通过在不对所述第一多个乘积中的任何乘积进行移位的情况下将所述第一多个乘积相加来生成第一加和；并且
在第二操作模式中：所述多个乘法器中的第一部分乘法器可配置来将第一多个值中的每一者乘以所述第二多个值中的每个值以生成第二多个乘积；所述复用器网络可配置来接收所述第二多个乘积并且通过将所述第二多个乘积中的至少一者移位来生成移位后的多个乘积；并且所述加法器电路可配置来接收所述移位后的多个乘积并且通过将所述移位后的多个乘积相加来生成第二加和
。13.
如权利要求
12
所述的
DSP
块，在所述第一操作模式中，所述第一多个值具有共享的指数值
。14.
如权利要求
12
所述的
DSP
块，在所述第二操作模式中，所述多个乘法器中的所述第一部分的至少两个乘法器接收所述第一多个值中的第一值并且执行涉及所述第一值的乘法操作
。15.
如权利要求
14
所述的
DSP
块，包括：寄存器，可配置来存储所述第一值；以及第二复用器网络，可配置来将所述第一值路由到所述至少两个乘法器
。16.
如权利要求
12
所述的
DSP
块，...

【专利技术属性】
技术研发人员：马丁，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：