一种VDMOS器件制造技术

本实用新型专利技术提供一种VDMOS器件，包括基底，基底包括衬底层和衬底层之上的外延区，位于衬底层之下的背面金属层；位于外延区之上的间隔设置的两个沟槽，每个沟槽内均填充有第一掺杂区，位于第一掺杂区上侧的外延区中设置有源区，位于外延区之上的栅氧化层；位于栅氧化层之上的氧化层；栅氧化层和氧化层之间间隔设置多个多晶硅；位于氧化层之上的介质层；位于介质层中的第一连接孔，位于氧化层和栅氧化层中的第二连接孔，第二连接孔纵向延伸至掺杂区下侧，第一连接孔和第二连接孔连通并填充连接层，位于介质层之上的正面金属层。本实用新型专利技术的VDMOS器件，在同等面积和同等耐压的情况下导通电阻降低30%以上，同时提高了器件的雪崩能力和可靠性。能力和可靠性。能力和可靠性。

【技术实现步骤摘要】
一种VDMOS器件


[0001]本技术涉及半导体制造
，尤其涉及一种VDMOS器件。

技术介绍

[0002]VDMOS器件是一种常用的功率MOSFET，其具有结构简单、开关速度快等优点，在电力电子、工业控制等领域广泛应用。传统的VDMOS器件通常采用N+型有源区和P型掺杂区之间的PN结构作主要载流子通道，这种设计存在沟道电阻大、雪崩能力弱、开关速度慢等缺点。随着市场环境的变化，应用要求有了提高，市场迫切需求低导通电阻、高雪崩能力的VDMOS器件。
[0003]图1为现有技术中常规的VDMOS器件结构示意图，在N+衬底上先长一层N
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外延层，然后注入硼离子形成P
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Body掺杂区，再注入磷形成N+有源区，然后氧化形成氧化层，再氧化Poly多晶硅，然后刻蚀接触孔，再溅射金属形成Metal层。
[0004]常规VDMOS器件因先注入形成P
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Body掺杂区再注入形成N+有源区，导致PN结结构中P型载流子浓度降低，也就使沟道区域的导电性不足，沟道长度长，进一步影响器件的雪崩能力和沟道导通电阻。
[0005]常规VDMOS器件的接触孔中金属跟Metal层中金属是一样的，都是溅射铝。金属铝的熔点为六百多℃，金属钨的熔点为三千多℃，在小空间内填充时，金属铝容易出现阶梯覆盖不良的现象，会有层级效应，导致器件的接触电阻很高。

技术实现思路

[0006]针对现有技术中存在的不足，本技术提供一种VDMOS器件，降低了器件的导通电阻，提高了器件的雪崩能力，进一步稳定了器件的可靠性。
[0007]本技术采用的技术方案是：
[0008]一种VDMOS器件，其中：包括：
[0009]基底，所述基底包括衬底层和所述衬底层之上的外延区，所述衬底层和外延区的掺杂状态相同；所述衬底层和外延区的掺杂离子导电类型相同；
[0010]位于衬底层之下的背面金属层；
[0011]位于所述外延区之上的两个沟槽组件，两个沟槽组件沿外延区的纵向中轴线对称设置，每个沟槽组件均包括两个沟槽，相邻两个沟槽之间设置间隔段；
[0012]每个所述沟槽底部均设置于所述外延区内，每个所述沟槽内均填充有第一掺杂区，位于所述第一掺杂区上侧的外延区中设置有源区，所述第一掺杂区和有源区的掺杂状态相反，所述有源区和外延区的掺杂状态相同，所述有源区和外延区掺杂离子导电类型相同；
[0013]位于外延区之上的所述栅氧化层；
[0014]位于所述栅氧化层之上的氧化层；所述栅氧化层和氧化层之间间隔设置多个多晶硅；
[0015]位于所述氧化层之上的介质层；
[0016]位于所述介质层中的第一连接孔，位于所述氧化层和栅氧化层中的第二连接孔，所述第二连接孔纵向延伸至所述栅氧化层下侧0.2um处，所述第一连接孔和第二连接孔连通并填充连接层；
[0017]位于所述介质层之上的正面金属层；
[0018]优选的是，所述的一种VDMOS器件，其中：将衬底层远离外延区的一侧减薄，并在衬底层远离外延区的一侧背金蒸发银金属层，衬底层减薄后的厚度为150
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250um。
[0019]优选的是，所述的一种VDMOS器件，其中：所述沟槽为近似半椭圆结构，采用湿法刻蚀技术形成。
[0020]优选的是，所述的一种VDMOS器件，其中：所述衬底层、外延区和有源区为N 型掺杂。
[0021]优选的是，所述的一种VDMOS器件，其中：所述第一连接孔和第二连接孔均包括两个，两个第一连接孔和两个第二连接孔均沿外延区的纵向中轴线对称设置；所述第一连接孔的孔径为0.34um
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0.35um，所述第二连接孔的孔径为0.29um
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0.31um，第一连接孔和第二连接孔均采用干法刻蚀技术形成。
[0022]优选的是，所述的一种VDMOS器件，其中：所述第二连接孔内从下至上依次设置第二掺杂区和高掺杂区，所述第二掺杂区的深度为5
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6 um，所述高掺杂区的深度为2
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3 um，所述高掺杂区之上的第二连接孔和第一连接孔内设置连接区。
[0023]优选的是，所述的一种VDMOS器件，其中：所述高掺杂区、第一掺杂区和第二掺杂区为P 型掺杂。
[0024]优选的是，所述的一种VDMOS器件，其中：所述栅氧化层的厚度为0.02um
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0.045um；所述氧化层的厚度为0.02um
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0.04um。
[0025]本技术的优点：
[0026]（1）本技术的VDMOS器件，常规VDMOS器件只有一个掺杂区，本技术设置三个不同掺杂浓度的P型区，分别为第一掺杂区、第二掺杂区和高掺杂区，以此提高载流子浓度，降低器件的导通电阻、提高器件的抗雪崩能力；常规VDMOS器件的接触孔从上到下是同等宽度，
[0027]根据不同的结构层调整接触孔宽度，以增加接触面积，增强器件的电流性能。
[0028]（2）本技术的VDMOS器件，常规VDMOS器件的接触孔内金属材质跟Matal金属层是一样的，本技术根据金属特性，调整接触孔内金属材质，最终减小器件的接触电阻；通过在栅氧化层和氧化层之间间隔设置多个多晶硅，形成栅极的“三明治”结构，起到保护多晶硅的作用。
[0029]（3）本技术的VDMOS器件，和常规VDMOS器件相比，在同等面积和同等耐压的情况下导通电阻降低30%以上，VDMOS器件可应用于电源适配器上，新型的VDMOS器件结构降低了器件的导通电阻，提高了器件的雪崩能力，进一步稳定了器件的可靠性。
[0030]（4）本技术的VDMOS器件根据不同结构层形状特点，采用干法刻蚀、湿法刻蚀相结合的技术，大大提高了生产效率，降低了生产成本。
附图说明
[0031]图1为现有技术中VDMOS器件的示意图。
[0032]图2为本技术VDMOS器件的结构示意图。
[0033]图3为本技术外延区上沟槽、第二掺杂区和高掺杂区的示意图。
[0034]图4为本技术外延区上沟槽的示意图。
具体实施方式
[0035]下面结合具体附图和实施例对本技术作进一步说明。
[0036]实施例1
[0037]如图2
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4，一种VDMOS器件，其中：包括：
[0038]基底，所述基底包括衬底层11和所述衬底层11之上的外延区10，所述衬底层11和外延区10的掺杂状态相同；所述衬底层11和外延区10的掺杂离子导电类型相同；
[0039]位于衬底层11之下的背面金属层；
[0040]位于所述外延区之上的两个沟槽组件，两个沟槽组件沿外延区10的纵向中轴线对称设置，每个沟槽组件均包括两个沟槽81，相邻两个沟槽81之间设置间隔段82；
[0041]每个所述沟槽81底部均设置于所述外延区1本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种VDMOS器件，其特征在于：包括：基底，所述基底包括衬底层（11）和所述衬底层（11）之上的外延区（10），所述衬底层（11）和外延区（10）的掺杂状态相同；所述衬底层（11）和外延区（10）的掺杂离子导电类型相同；位于衬底层（11）之下的背面金属层；位于所述外延区之上的两个沟槽组件，两个沟槽组件沿外延区（10）的纵向中轴线对称设置，每个沟槽组件均包括两个沟槽（81），相邻两个沟槽（81）之间设置间隔段（82）；每个所述沟槽（81）底部均设置于所述外延区（10）内，每个所述沟槽（81）内均填充有第一掺杂区（8），位于所述第一掺杂区（8）上侧的外延区（10）中设置有源区（6），所述第一掺杂区（8）和有源区（6）的掺杂状态相反，所述有源区（6）和外延区（10）的掺杂状态相同，所述有源区（6）和外延区（10）掺杂离子导电类型相同；位于外延区（10）之上的栅氧化层（5）；位于所述栅氧化层（5）之上的氧化层（3）；所述栅氧化层（5）和氧化层（3）之间间隔设置多个多晶硅（4）；位于所述氧化层（3）之上的介质层（2）；位于所述介质层（2）中的第一连接孔（21），位于所述氧化层（3）和栅氧化层（5）中的第二连接孔（31），所述第二连接孔（31）纵向延伸至所述栅氧化层（5）下侧，所述第一连接孔（21）和第二连接孔（31）连通并填充连接层；位于所述介质层（2）之上的正面金属层（1）。2.根据权利要求1所述的一种VDMOS器件，其特征在于：将衬底层（11）远离外延区（10）的一侧减薄，并在衬底层（11）远离外延区（10）的一侧背金蒸发银金属层（12...

【专利技术属性】
技术研发人员：张诚阳，孙晓儒，徐栋，莫再富，
申请(专利权)人：普瑞无锡半导体有限公司，
类型：新型
国别省市：