半导体结构的刻蚀方法技术

本发明专利技术提供一种半导体结构的刻蚀方法，包括：提供半导体结构，半导体结构包括刻蚀目标层和依次形成于刻蚀目标层上的刻蚀停止层、图形化的芯轴层和侧墙沉积层，其中，侧墙沉积层包括覆盖于芯轴层图形顶面和刻蚀停止层表面的第一侧墙部分以及覆盖于芯轴层图形侧面的第二侧墙部分；刻蚀去除第一侧墙部分，并保留第二侧墙部分；刻蚀去除芯轴层；使用第二侧墙部分作为掩膜，依次刻蚀刻蚀停止层和刻蚀目标层未被掩膜覆盖的部分，以获得图形化的刻蚀目标层；其中，第一侧墙部分和芯轴层中的至少一者的刻蚀包括交替进行的各向异性刻蚀和各向同性刻蚀。本方案可以改善刻蚀产生的奇偶效应，保证后续图形的精确传递，提高了器件性能。提高了器件性能。提高了器件性能。

【技术实现步骤摘要】
半导体结构的刻蚀方法


[0001]本专利技术涉及半导体制造领域，具体地，涉及一种半导体结构的刻蚀方法。

技术介绍

[0002]随着半导体技术的发展，对于特征尺寸的要求越来越高。在半导体制程进入14nm及以下，采用FinFET技术的半导体逻辑器件，其关键尺寸和间距已分别缩到20nm和48nm以下。由于193nm光刻技术的极限，单次光刻很难实现。近年来业界通常使用自对准多重图形工艺来实现更小尺寸的工艺。
[0003]自对准多重图形通常是指自对准双重图形化(self
‑
aligned doublepatterning，SADP)和自对准四重图形化(self
‑
aligned quadruplepatterning，SAQP)。自对准双重图形的密度是利用光刻工艺在衬底上所形成图形的密度的两倍，即可以获得1/2最小间距(1/2pitch)。而自对准四重图形工艺是在自对准双重图形工艺的基础上重复一次得到更小的关键尺寸和间距，即可以获得1/4最小间距(1/4pitch)，从而可以极大地提高半导体集成电路的密度，缩小图形的特征尺寸。
[0004]但是，现有的自对准双重、四重图形化工艺，在刻蚀过程中会引入奇偶效应(Pitch Walking)，如图1所示，在刻蚀去除侧墙层02覆盖于芯轴层01图形的顶面和底面的部分，并保留覆盖于芯轴层01图形的侧面的部分之后，在刻蚀后形成的相邻侧墙02
’
之间的间距a(刻蚀前侧墙沉积层2的侧面部分之间的间距)大于间距b(刻蚀前芯轴层01的宽度)，这种奇偶效应会引起图形失真及线条应力不均匀，影响后续图形的精确传递。

技术实现思路

[0005]本专利技术旨在至少解决现有技术中存在的技术问题之一，提出了一种半导体结构的刻蚀方法，其可以改善刻蚀产生的奇偶效应，保证后续图形的精确传递，提高了器件性能。
[0006]为实现本专利技术的目的而提供一种半导体结构的刻蚀方法，包括：
[0007]提供半导体结构，所述半导体结构包括刻蚀目标层和依次形成于所述刻蚀目标层上的刻蚀停止层、图形化的芯轴层和侧墙沉积层，其中，所述侧墙沉积层包括覆盖于所述芯轴层图形顶面和所述刻蚀停止层表面的第一侧墙部分以及覆盖于所述芯轴层图形侧面的第二侧墙部分；
[0008]刻蚀去除所述第一侧墙部分，并保留所述第二侧墙部分；
[0009]刻蚀去除所述芯轴层；
[0010]使用所述第二侧墙部分作为掩膜，依次刻蚀所述刻蚀停止层和所述刻蚀目标层未被所述掩膜覆盖的部分，以获得图形化的所述刻蚀目标层；
[0011]其中，所述第一侧墙部分和所述芯轴层中的至少一者的刻蚀包括交替进行的各向异性刻蚀和各向同性刻蚀。
[0012]可选地，采用第一等离子体刻蚀方法刻蚀所述第一侧墙部分；所述第一等离子体刻蚀方法中，向下电极加载的射频功率信号为脉冲信号。
[0013]可选地，所述功率停止时段相对于所述周期所占的百分比大于等于20％，且小于等于50％。
[0014]可选地，所述脉冲信号的频率大于等于100Hz，且小于等于400Hz。
[0015]可选地，所述第一等离子体刻蚀方法中，向上电极加载的射频功率大于等于300W，且小于等于1000W；向下电极加载的射频功率大于等于20W，且小于等于300W。
[0016]可选地，所述侧墙沉积层包括氮化硅或者二氧化硅；
[0017]所述第一等离子体刻蚀方法中，刻蚀气体包括CF4、CHF3、CH2F2和CH3F中的至少一种。
[0018]可选地，采用第二等离子体刻蚀方法刻蚀所述芯轴层；所述第二等离子体刻蚀方法中，向下电极加载的射频功率信号为脉冲信号。
[0019]可选地，所述功率停止时段相对于所述周期所占的百分比大于等于30％，且小于等于60％。
[0020]可选地，所述脉冲信号的频率大于等于100Hz，且小于等于400Hz。
[0021]可选地，所述使用所述第二侧墙部分作为掩膜，依次刻蚀所述刻蚀停止层和所述刻蚀目标层未被所述掩膜覆盖的部分，包括：
[0022]采用第三等离子体刻蚀方法，刻蚀所述刻蚀停止层未被所述掩膜覆盖的部分，以获得图形化的所述刻蚀停止层；
[0023]采用第四等离子体刻蚀方法，刻蚀所述刻蚀目标层未被图形化的所述刻蚀停止层覆盖的部分，以获得图形化的所述刻蚀目标层。
[0024]本专利技术具有以下有益效果：
[0025]本专利技术提供的半导体结构的刻蚀方法，其在第一侧墙部分和芯轴层中的至少一者的刻蚀包括交替进行的各向异性刻蚀和各向同性刻蚀，在各向同性的刻蚀过程中，等离子体对第一侧墙部分或芯轴层的肩部(侧面顶部和底部边角处)的轰击减弱，从而可以减少肩部损失，肩部损失的减少有利于减小横向刻蚀，进而可以改善刻蚀产生的奇偶效应；同时，各向同性刻蚀还可以使副产物更好的排出，减少刻蚀停止层的额外损耗，这同样可以减小横向刻蚀，进而可以改善刻蚀产生的奇偶效应，从而保证后续图形的精确传递，提高了器件性能。此外，本专利技术提供的半导体结构的刻蚀方法，其在改善刻蚀产生的奇偶效应的基础上，无需增加额外的工艺步骤，工艺效率高，可控性好。
附图说明
[0026]图1为刻蚀去除侧墙沉积层覆盖于芯轴层图形的顶面和底面的部分前后的过程图；
[0027]图2为本专利技术实施例提供的半导体结构的刻蚀方法的流程图；
[0028]图3为本专利技术实施例提供的半导体结构的局部剖面图；
[0029]图4为本专利技术实施例提供的刻蚀方法在完成步骤S2之后获得的半导体结构的局部剖面图；
[0030]图5为本专利技术实施例提供的刻蚀方法在完成步骤S3之后获得的半导体结构的局部剖面图；
[0031]图6为本专利技术实施例提供的刻蚀方法在完成步骤S4之后获得的半导体结构的局部
剖面图；
[0032]图7为向下电极加载的射频功率信号为连续信号和脉冲信号，完成步骤S3后获得的半导体结构的电镜扫描对比图；
[0033]图8为向下电极加载的射频功率信号为连续信号和脉冲信号，完成步骤S4后获得的半导体结构的电镜扫描对比图。
具体实施方式
[0034]为使本领域的技术人员更好地理解本专利技术的技术方案，下面结合附图来对本专利技术提供的半导体结构的刻蚀方法进行详细描述。
[0035]本专利技术实施例提供一种半导体结构的刻蚀方法，其例如可以应用于自对准多重图形工艺，例如自对准双重图形化(self
‑
aligneddouble patterning，SADP)工艺和自对准四重图形化(self
‑
alignedquadruple patterning，SAQP)工艺。刻蚀方法的目的是为了在刻蚀目标层上形成目标图形，对于自对准双重图形化工艺，该图形的密度是利用光刻工艺在刻蚀目标层上所形成图形的密度的两倍，即可以获得1/2最小间距(1/2pitch)。对于自对准四重图形化工艺，该图形的密度是利用光刻工艺在刻蚀目标本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的刻蚀方法，其特征在于，包括：提供半导体结构，所述半导体结构包括刻蚀目标层和依次形成于所述刻蚀目标层上的刻蚀停止层、图形化的芯轴层和侧墙沉积层，其中，所述侧墙沉积层包括覆盖于所述芯轴层图形顶面和所述刻蚀停止层表面的第一侧墙部分以及覆盖于所述芯轴层图形侧面的第二侧墙部分；刻蚀去除所述第一侧墙部分，并保留所述第二侧墙部分；刻蚀去除所述芯轴层；使用所述第二侧墙部分作为掩膜，依次刻蚀所述刻蚀停止层和所述刻蚀目标层未被所述掩膜覆盖的部分，以获得图形化的所述刻蚀目标层；其中，所述第一侧墙部分和所述芯轴层中的至少一者的刻蚀包括交替进行的各向异性刻蚀和各向同性刻蚀。2.根据权利要求1所述的刻蚀方法，其特征在于，采用第一等离子体刻蚀方法刻蚀所述第一侧墙部分；所述第一等离子体刻蚀方法中，向下电极加载的射频功率信号为脉冲信号。3.根据权利要求2所述的刻蚀方法，其特征在于，功率停止时段相对于周期所占的百分比大于等于20％，且小于等于50％。4.根据权利要求2或3所述的刻蚀方法，其特征在于，所述脉冲信号的频率大于等于100Hz，且小于等于400Hz。5.根据权利要求2所述的刻蚀方法，其特征在于，所述第一等离子体刻蚀方法中，向上电极...

【专利技术属性】
技术研发人员：徐士楠，李晓辉，钦辉，王京，
申请(专利权)人：北京北方华创微电子装备有限公司，
类型：发明
国别省市：