一种保护控制芯片焊线的封装结构及方法技术

本发明专利技术涉及芯片封装技术领域，具体地说是一种保护控制芯片焊线的封装结构及方法。一种保护控制芯片焊线的封装结构，包括基板，其特征在于：所述的基板上端一侧设有控制芯片，控制芯片通过控制芯片焊线与基板电连接，位于控制芯片、控制芯片焊线外侧设有填充胶，填充胶上端连接若干另一芯片，另一芯片、填充胶外侧均设有塑封体。同现有技术相比，通过围胶模封的方式，完全包裹支撑保护控制芯片焊线，防止其被上层3D NAND flash芯片贴装过程造成压弯，防止碰触相邻焊线导致电性能失效。防止碰触相邻焊线导致电性能失效。防止碰触相邻焊线导致电性能失效。

【技术实现步骤摘要】
一种保护控制芯片焊线的封装结构及方法


[0001]本专利技术涉及芯片封装
，具体地说是一种保护控制芯片焊线的封装结构及方法。

技术介绍

[0002]目前含有控制芯片的芯片封装结构中，是将控制芯片贴装在最底层的多层堆叠的存储芯片下方。制造过程中先把控制芯片贴装在基板上后并完成引线键合，再把其他3D NAND flash 芯片堆叠在控制芯片及其焊线上方，堆叠贴装在控制芯片上的3D NAND flash 芯片是利用其背面的FOD材料通过贴装压合把控制芯片及其焊线包裹起来，但是在贴装压合过程，容易把控制芯片上的焊线压弯并碰触到相邻焊线，导致控制芯片电性能失效。
[0003]目前现有的保护底层芯片焊线的围坝填胶方式中，一种是选用两种胶体进行围坝及填充，需要分两次进行点胶。另一种是没有把底层芯片上的金线完全包裹住，由于围坝胶体和金线以及塑封料三者的材料膨胀系数不同，封装体在后续SMT贴装回流焊接过程中，在三者交界面易发生分层空洞及金线断裂。

技术实现思路

[0004]本专利技术为克服现有技术的不足，提供一种保护控制芯片焊线的封装结构及方法。
[0005]为实现上述目的，设计一种保护控制芯片焊线的封装结构，包括基板，其特征在于：所述的基板上端一侧设有控制芯片，控制芯片通过控制芯片焊线与基板电连接，位于控制芯片、控制芯片焊线外侧设有填充胶，填充胶上端连接若干另一芯片，另一芯片、填充胶外侧均设有塑封体。
[0006]所述的填充胶的高度高于控制芯片焊线的最高点。
[0007]所述的填充胶选用环氧树脂胶水。
[0008]所述的另一芯片选用3D NAND flash芯片，另一芯片的数量为1
‑
16个。
[0009]若干另一芯片垂直堆叠。
[0010]若干另一芯片呈＞形或＜形交错堆叠。
[0011]相邻另一芯片之间、另一芯片与基板之间通过另一焊线电连接。
[0012]相邻另一芯片之间、另一芯片与填充胶之间均通过DAF膜连接。
[0013]本专利技术还提供一种保护控制芯片焊线的封装结构的方法，包括如下步骤：S1，在基板上贴装控制芯片，并通过控制芯片焊线进行键合，S2，在控制芯片及控制芯片焊线外侧点胶，使填充胶完全包裹控制芯片及控制芯片焊线；S3，将填充胶烘烤，固化成型；S4，在成型后的填充胶上方通过DAF膜堆叠若干另一芯片，并通过另一焊线进行键合；S5，对整体结构进行塑封。
[0014]所述的步骤S2的具体方法如下：S21，在控制芯片四周点胶，形成与控制芯片等高的堤坝，堤坝长度和宽度是控制芯片上方另一芯片长度和宽度的80%
‑
100%，堤坝的厚度为0.5
‑
1mm；S22，在控制芯片上方及堤坝内点胶，填充整个堤坝之内区域，使填充胶完全包裹控制芯片及控制芯片焊线。
[0015]本专利技术同现有技术相比，通过围胶模封的方式，完全包裹支撑保护控制芯片焊线，防止其被上层3D NAND flash 芯片贴装过程造成压弯，防止碰触相邻焊线导致电性能失效。
附图说明
[0016]图1为本专利技术的结构示意图。
[0017]图2为本专利技术的方法示意图。
[0018]图3为本专利技术步骤S21的示意图。
[0019]图4为本专利技术步骤S22的示意图。
[0020]参见图1至图4，其中，1是基板，2是控制芯片，3是控制芯片焊线，4是填充胶，5是DAF膜，6是另一芯片，7是另一焊线，8是塑封体，9是堤坝。
具体实施方式
[0021]下面根据附图对本专利技术做进一步的说明。
[0022]实施例一：如图1所示，基板1上端一侧设有控制芯片2，控制芯片2通过控制芯片焊线3与基板1电连接，位于控制芯片2、控制芯片焊线3外侧设有填充胶4，填充胶4上端连接若干另一芯片6，另一芯片6、填充胶4外侧均设有塑封体8。
[0023]填充胶4的高度高于控制芯片焊线3的最高点。
[0024]填充胶4选用环氧树脂胶水。
[0025]本实施例中另一芯片6选用3D NAND flash芯片，另一芯片6的数量为1
‑
16个。
[0026]若干另一芯片6呈＞形或＜形交错、垂直堆叠。
[0027]相邻另一芯片6之间、另一芯片6与基板1之间通过另一焊线7电连接。相邻另一芯片6之间、另一芯片6与填充胶4之间均通过DAF膜5连接。
[0028]如图2所示，本实施例中保护控制芯片焊线的封装结构的制备方法，包括如下步骤：S1，在基板1上贴装控制芯片2，并通过控制芯片焊线3进行键合，S2，在控制芯片2及控制芯片焊线3外侧点胶，使填充胶4完全包裹控制芯片2及控制芯片焊线3；S3，将填充胶4烘烤，固化成型；S4，在成型后的填充胶4上方通过DAF膜5堆叠若干另一芯片6，并通过另一焊线7进行键合；S5，对整体结构进行塑封。
[0029]如图3至图4所示，步骤S2的具体方法如下：
S21，在控制芯片2四周点胶，形成与控制芯片2等高的堤坝9，堤坝9长度和宽度是控制芯片2上方另一芯片6长度和宽度的80%
‑
100%，堤坝9的厚度为0.5
‑
1mm；S22，在控制芯片2上方及堤坝9内点胶，填充整个堤坝9之内区域，使填充胶4完全包裹控制芯片2及控制芯片焊线3。
[0030]本实施例中的填充胶4选用环氧树脂胶水，与整个封装体的塑封材料兼容。先通过点胶方式，使具有中等粘滞性和流动性的胶水将控制芯片2及控制芯片焊线3完全包裹保护。在完成环氧树脂胶水点胶后先进行胶水烘烤固化成型，然后进行控制芯片2上方多层3D NAND flash芯片的堆叠、焊线及后续的塑封工艺。堆叠贴装在控制芯片2上的3D NAND flash 芯片使用DAF 膜5与控制芯片2上的填充胶4相粘结，不会压合到控制芯片焊线3。
[0031]本专利技术通过围胶模封的方式，完全包裹支撑保护控制芯片焊线，防止其被上层3D NAND flash 芯片贴装过程造成压弯，防止碰触相邻焊线导致电性能失效。
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【技术保护点】

【技术特征摘要】
1.一种保护控制芯片焊线的封装结构，包括基板，其特征在于：所述的基板（1）上端一侧设有控制芯片（2），控制芯片（2）通过控制芯片焊线（3）与基板（1）电连接，位于控制芯片（2）、控制芯片焊线（3）外侧设有填充胶（4），填充胶（4）上端连接若干另一芯片（6），另一芯片（6）、填充胶（4）外侧均设有塑封体（8）。2.根据权利要求1所述的一种保护控制芯片焊线的封装结构，其特征在于：所述的填充胶（4）的高度高于控制芯片焊线（3）的最高点。3.根据权利要求1所述的一种保护控制芯片焊线的封装结构，其特征在于：所述的填充胶（4）选用环氧树脂胶水。4.根据权利要求1所述的一种保护控制芯片焊线的封装结构，其特征在于：所述的另一芯片（6）选用3D NAND flash芯片，另一芯片（6）的数量为1
‑
16个。5.根据权利要求1所述的一种保护控制芯片焊线的封装结构，其特征在于：若干另一芯片（6）垂直堆叠。6.根据权利要求1或5所述的一种保护控制芯片焊线的封装结构，其特征在于：若干另一芯片（6）呈＞形或＜形交错堆叠。7.根据权利要求1所述的一种保护控制芯片焊线的封装结构，其特征在于：相邻另一芯片（6）之间、另一芯片（6）与基板（1）之间通过另一焊线（7）电连接。8.根...

【专利技术属性】
技术研发人员：李启力，李太龙，付永朝，邵滋人，
申请(专利权)人：紫光宏茂微电子上海有限公司，
类型：发明
国别省市：