一种基于恒温晶振产生ADC主时钟的方法、装置及应用制造方法及图纸

本发明专利技术涉及模数转换技术领域，公开了一种基于恒温晶振产生ADC主时钟的方法，所述方法包括如下步骤：S3、所述主控FPGA对外挂的恒温晶振进行倍频；S4、在执行所述倍频后，使用所述分频模块对倍频后的频率进行分频，并将分频后的频率通过主时钟输入引脚输出至所述∑

【技术实现步骤摘要】
一种基于恒温晶振产生ADC主时钟的方法、装置及应用


[0001]本专利技术涉及模数转换
，特别涉及一种基于恒温晶振产生ADC 主时钟的方法、装置及应用，通过分频出一个适合的频率给前端ADC模块使用，省去ADC外挂的时钟晶振，提高ADC频率的精度，从而提高ADC数据转换的稳定性和精度。

技术介绍

[0002]随着智能电网的建设,越来越多的智能终端设备被应用到高压电厂或者电站中，比如合并单元或者高压互感器数字采集装置等，这些设备主要是对前端输入的模拟信号做采集、分析、计量、控制等，这些设备中，大多数会采用到高精度的模数转换模块（下称ADC模块），恒温晶振，ADC模块主要是用来对前端的输入信号做模数转换，恒温晶振主要用来做高精度同步采样和守时功能，现有的产品功能框图如下图1所示。
[0003]为了可以快速而实时的采集到前端的信号，减少前端采集的延时，主控一般采用的是现场可编程逻辑门阵列（下称FPGA），同时为了实现高精度的同步采集和守时功能，设备中会有一个恒温晶振，结合外部输入的秒脉冲（下称PPS）信号对恒温晶振驯服，生成一个高精度的时钟频率，对驯服后的时钟频率进行一定的分频，比如分频成4K或者12.K频率，利用这个分频后的频率去作为ADC的转换触发引脚（CONVST），就可以实现高精度的同步采样，当外部对时信号丢失时，利用恒温晶振的高稳特性，可以实现一段时间内的守时的功能。
[0004]但是每一片ADC主时钟都是通过外挂的时钟晶振（一般采用温补晶振）来提供，当一个产品有多片ADC后，就会多个ADC主时钟晶振，就会带来产品成本的上升和设计的复杂度，同时外挂的时钟晶振具有不同的误差特性，在多片ADC同时工作时钟同步性也有误差。

技术实现思路

[0005]本专利技术的目的在于提供一种基于恒温晶振产生ADC 主时钟的方法、装置及应用、以及计算机可读存储介质以解决上述
技术介绍
中提出的问题。
[0006]为实现上述目的，本专利技术提供如下技术方案：一种基于恒温晶振产生ADC 主时钟的方法，包括主控FPGA和至少一个∑
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型ADC，其特征在于，包括：所述主控FPGA的输入端连接有FPGA主时钟、外挂的恒温晶振以及PPS输入信号，所述PPS输入信号为秒脉冲信号，所述主控FPGA包括分频模块；所述∑
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型ADC不外挂时钟晶振，所述∑
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型ADC与所述主控FPGA通过SPI接口通信连接，所述∑
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型ADC的主时钟输入引脚和同步信号触发引脚分别从由所述主控FPGA接收主时钟信号和同步信号触发信号；所述方法包括如下步骤：S3、所述主控FPGA对外挂的恒温晶振进行倍频；S4、在执行所述倍频后，使用所述分频模块对倍频后的频率进行分频，并将分频后的频率通过主时钟输入引脚输出至所述∑
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型ADC，并将所述分频后的频率作为所述∑
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型ADC的主时钟。
[0007]优选地，所述步骤S3还包括结合所述PPS输入信号对所述外挂的恒温晶振进行驯服，并将驯服后的频率进行分频以获得高精度分频后的频率。
[0008]优选地，所述步骤S3还包括把恒温晶振的时钟频率倍频到200MHZ，并利用PPS监测单元模块输出的所述PPS输入信号的上升沿信号去驯服恒温晶振的时钟。
[0009]优选地，在所述步骤S3之前，还包括步骤S2：使用PPS采集单元连续监测所述PPS输入信号，当PPS信号到达时，PPS采集单元输出所述PPS输入信号的所述上升沿信号。
[0010]优选地，在所述步骤S2之前，还包括步骤S1：对主控FPGA的FPGA主时钟配置、GPIO配置以及恒温晶振进行初始化。
[0011]优选地，在所述步骤S4之后，还包括步骤S5：所述主控FPGA通过SPI总线控制所述∑
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型ADC的工作模式和采样率，并通过所述∑
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型ADC的数据输出口D0、D1、D2获取数字信号；在所述步骤S5之后，还包括步骤S6：使用数字处理单元接收所述数字信号后，并对所述数字信号进行运算，然后根据规定打包成标准的协议发给其他终端。
[0012]本专利技术还提供一种根据前述描述的基于恒温晶振产生ADC 主时钟的方法的模数转换装置，所述模数转换装置至少包括主控FPGA和至少一个∑
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型ADC，所述主控FPGA的输入端连接有FPGA主时钟、外挂的恒温晶振以及PPS输入信号，所述PPS输入信号为秒脉冲信号，所述主控FPGA包括分频模块；所述∑
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型ADC不外挂时钟晶振，所述∑
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型ADC与所述主控FPGA通过SPI接口通信连接，所述∑
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型ADC的主时钟输入引脚和同步信号触发引脚分别从由所述主控FPGA接收主时钟信号和同步信号触发信号；所述主控FPGA还配置为：对外挂的恒温晶振进行倍频，在执行所述倍频后，使用所述分频模块对倍频后的频率进行分频，并将分频后的频率通过主时钟输入引脚输出至所述∑
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型ADC，并将所述分频后的频率作为所述∑
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型ADC的主时钟。
[0013]优选地，所述主控FPGA还配置为：使用PPS采集单元连续监测所述PPS输入信号，当PPS信号到达时，PPS采集单元输出所述PPS输入信号的所述上升沿信号；结合所述PPS输入信号对所述外挂的恒温晶振进行驯服，并将驯服后的频率进行分频以获得高精度分频后的频率；把恒温晶振的时钟频率倍频到200MHZ，并利用PPS监测单元模块输出的所述PPS输入信号的上升沿信号去驯服恒温晶振的时钟；通过SPI总线控制所述∑
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型ADC的工作模式和采样率，并通过所述∑
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型ADC的数据输出口D0、D1、D2获取数字信号；使用数字处理单元接收所述数字信号后，并对所述数字信号进行运算，然后根据规定打包成标准的协议发给其他终端。
[0014]本专利技术还提供一种根据前述描述的基于恒温晶振产生ADC 主时钟的方法在高压电站的广域高压互感器的在线检测中应用。
[0015]本专利技术还提供一种计算机可读存储介质，所述存储介质中存储使计算机执行根据前述描述的基于恒温晶振产生ADC 主时钟的方法中包括的操作的指令。
[0016]本专利技术的技术效果和优点：通过本专利技术的时钟复用方法，不但节省了ADC的主时钟（温补晶振）成本，用驯服出的时钟后，∑
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型ADC的主时钟精度提高了一个等级，使得∑
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型ADC的数据稳定性和精度也有明显提高。
[0017]本专利技术的技术方案在高压电站和电厂的广域高压互感器的在线检测的应用，为国家电网的数字化改造和运营节省经济成本，提升数据了稳定性和可靠性。
附图说明
[0018]图1为现有技术中ADC模块的示意图。
[0019]图2为本专利技术中∑
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型ADC模块示意图。
[0020]图3为本专利技术中本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于恒温晶振产生ADC 主时钟的方法，包括主控FPGA和至少一个∑
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型ADC，其特征在于，包括：所述主控FPGA的输入端连接有FPGA主时钟、外挂的恒温晶振以及PPS输入信号，所述PPS输入信号为秒脉冲信号，所述主控FPGA包括分频模块；所述∑
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型ADC不外挂时钟晶振，所述∑
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型ADC与所述主控FPGA通过SPI接口通信连接，数据通过D0
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D3连接，所述∑
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型ADC的主时钟输入引脚和同步信号触发引脚分别从由所述主控FPGA接收主时钟信号和同步信号触发信号；所述方法包括如下步骤：S3、所述主控FPGA对外挂的恒温晶振进行倍频；S4、在执行所述倍频后，使用所述分频模块对倍频后的频率进行分频，并将分频后的频率通过主时钟引脚MCLK输出至所述∑
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型ADC，并将所述分频后的频率作为所述∑
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型ADC的主时钟。2.根据权利要求1所述的基于恒温晶振产生ADC 主时钟的方法，其特征在于，所述步骤S3还包括结合所述PPS输入信号对所述外挂的恒温晶振进行驯服，并将驯服后的频率进行分频以获得高精度分频后的频率。3.根据权利要求1所述的基于恒温晶振产生ADC 主时钟的方法，其特征在于，所述步骤S3还包括把恒温晶振的时钟频率倍频到200MHZ，并利用PPS监测单元模块输出的所述PPS输入信号的上升沿信号去驯服恒温晶振的时钟。4.根据权利要求3所述的基于恒温晶振产生ADC 主时钟的方法，其特征在于，在所述步骤S3之前，还包括步骤S2：使用PPS采集单元连续监测所述PPS输入信号，当PPS信号到达时，PPS采集单元输出所述PPS输入信号的所述上升沿信号。5.根据权利要求4所述的基于恒温晶振产生ADC 主时钟的方法，其特征在于，在所述步骤S2之前，还包括步骤S1：对主控FPGA的FPGA主时钟配置、GPIO配置以及恒温晶振进行初始化。6.根据权利要求1所述的基于恒温晶振产生ADC 主时钟的方法，其特征在于，在所述步骤S4之后，还包括步骤S5：所述主控FPGA通过SPI总线控制所述∑
‑△
型ADC的工作模式和采样率，并通过所述∑
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型ADC的数据输出口D0、D1、D2获取数字信号；在所述步骤S5之后，还包括步骤S6：使用数字处理...

【专利技术属性】
技术研发人员：周贞卿，
申请(专利权)人：古桥信息科技郑州有限公司，
类型：发明
国别省市：