一种多电源域全芯片ESD保护架构制造技术

本发明专利技术属于芯片架构领域，具体涉及了一种多电源域全芯片ESD保护架构，旨在解决现有技术未从全芯片的全方位保护着手，芯片的抗ESD能力尚达不到预期的问题。本发明专利技术包括：分别设置于芯片输入输出端口区和芯片核心区的多个ESD电源钳位电路，用于形成ESD电流的低阻抗泄放通路，钳位电源总线电压低于设定值；分别设置于多电源域全芯片的各电源域之间轨间电路，用于形成不同电源域之间的ESD电流的低阻抗泄放通路；分别设置于芯片输入输出端口环与芯片核心区的设定位置的多组ESD防护电路构成的ESD电源网络，用于消除电源线、地线寄生电容及电阻对ESD的负面影响。本发明专利技术提高了整个芯片的抗ESD能力，达到了对整个芯片提供全方位保护的目的。护的目的。护的目的。

【技术实现步骤摘要】
一种多电源域全芯片ESD保护架构


[0001]本专利技术属于芯片架构领域，具体涉及了一种多电源域全芯片ESD保护架构。

技术介绍

[0002]当今，半导体技术迅速发展，各种新工艺、新器件的出现为集成电路的发展注入了活力，同时也为ESD器件的设计带来了新的问题。此外，随着特征尺寸进一步缩小，栅氧厚度越来越薄，ESD问题对集成电路良率的影响越来越大。
[0003]ESD保护电路的设计目的就是要避免工作电路成为ESD的放电通路而遭到损害，一个好的片内保护电路应该可以抵抗多次ESD应力，并具有足够快的开启速度以及很低的导通阻抗，以保证在ESD事件发生时能在瞬间泄放所产生的全部能量，并能快速将电压钳位使被保护电路免受损伤。此外，ESD保护电路应具独立性，应该仅在发生静电放电时才被触发工作，并且不产生寄生效应影响芯片的正常工作。如果保护电路本身设计的抗ESD能力不够，不足以快速、有效地泄放ESD电流，那么就会导致ESD保护电路的击穿。
[0004]因此，本领域还需要进一步优化电路的抗ESD性能，从全芯片ESD保护结构的设计来进行考虑，以提高多电源域全芯片的抗ESD能力。

技术实现思路

[0005]为了解决现有技术中的上述问题，即现有技术未从全芯片的全方位保护着手，芯片的抗ESD能力尚达不到预期的问题，本专利技术提供了一种多电源域全芯片ESD保护架构，所述多电源域全芯片ESD保护架构包括ESD电源钳位电路、轨间电路以及ESD电源网络；
[0006]所述ESD电源钳位电路，用于形成ESD电流的低阻抗泄放通路，钳位电源总线电压低于设定值；
[0007]所述轨间电路，用于形成不同电源域之间的ESD电流的低阻抗泄放通路；
[0008]所述ESD电源网络，用于消除电源线、地线寄生电容及电阻对ESD的负面影响。
[0009]在一些优先的实施例中，所述ESD电源钳位电路通过RC动态检测电路进行ESD防护。
[0010]在一些优先的实施例中，所述ESD电源钳位电路包括钳位管N2、反相器，所述反相器包括nmos管N1和pmos管P1，所述ESD电源钳位电路还包括二极管D1和电阻R2；
[0011]所述二极管D1设置于电源和地之间，用于泄放电源VDD相对于地VSS的负向ESD脉冲；
[0012]所述电阻R2设置于钳位管N2栅极和地之间，用于泄放钳位管栅极的感应电荷。
[0013]在一些优先的实施例中，所述RC动态检测电路包括电阻R1和电容C1，所述电阻R1和所述电容C1串联设置于电源VDD和地VSS之间。
[0014]在一些优先的实施例中，所述电容C1为MOS管。
[0015]在一些优先的实施例中，所述ESD电源钳位电路分别设置于芯片输入输出端口区和芯片核心区。
[0016]在一些优先的实施例中，所述轨间电路包括反向并联的二极管或二极管串。
[0017]在一些优先的实施例中，所述轨间电路具有双向性能，允许ESD电流在电源之间的可逆流动。
[0018]在一些优先的实施例中，所述轨间电路分别设置于多电源域全芯片的各电源域之间。
[0019]在一些优先的实施例中，所述ESD电源网络包括多组ESD防护电路，多组所述ESD防护电路分别设置于芯片输入输出端口环与芯片核心区的设定位置。
[0020]本专利技术的有益效果：
[0021](1)本专利技术多电源域全芯片ESD保护架构，其电源钳位电路与典型的ESD电源箝位电路相比，增加了一个二极管D1和电阻R2，提高了ESD器件防护能力，实用性更强。
[0022](2)本专利技术多电源域全芯片ESD保护架构，其轨间电路在不同电源域间的接地路径里有一个ESD网络，而两个电源域之间没有ESD元件，这避免了需要考虑电源排序和噪声注入问题。
[0023](3)本专利技术多电源域全芯片ESD保护架构，其全芯片ESD布局，在防护电路的安排上全方位地考虑到ESD测试的各种组合，从而保证每个电源和地之间都有低阻通路来泄放ESD电流。
附图说明
[0024]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：
[0025]图1是本专利技术多电源域全芯片ESD保护架构的示意图；
[0026]图2是本专利技术多电源域全芯片ESD保护架构一种实施例的I/O PAD之间的ESD电流泄放通路示意图；
[0027]图3是现有技术中典型电源钳位电路示意图；
[0028]图4是本专利技术多电源域全芯片ESD保护架构一种实施例的ESD电源钳位电路示意图；
[0029]图5是本专利技术多电源域全芯片ESD保护架构一种实施例的轨间电路示意图；
[0030]图6是本专利技术多电源域全芯片ESD保护架构一种实施例的包含ESD网络的双电源供给示意图。
具体实施方式
[0031]下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅用于解释相关专利技术，而非对该专利技术的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关专利技术相关的部分。
[0032]需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
[0033]本专利技术的一种多电源域全芯片ESD保护架构，以各个电源及地之间的电源钳位电路和轨到轨电路组成的全芯片电源ESD保护网络为重点，提出了一种全芯片ESD防护设计思路。
[0034]从ESD架构和平面布局入手，进行全芯片多电源域的ESD设计，包括一种ESD电源钳位电路(一个或多个)、一种电源域之间的轨间电路(一个或多个)以及ESD电源网络(多组ESD防护电路)：
[0035]ESD电源钳位电路，用于形成ESD电流的低阻抗泄放通路，钳位电源总线电压低于设定值。ESD电源钳位电路分为IO区的钳位电路和CORE区的钳位电路，与典型的ESD电源箝位电路相比，增加了一个二极管D1和电阻R2，提高了ESD器件防护能力。
[0036]轨间电路，用于形成不同电源域之间的ESD电流的低阻抗泄放通路。轨间电路是针对多电源系统的一种保护措施,通过在不同电源或地之间增加反向并联的二极管或二极管串，组成轨到轨ESD保护，轨到轨ESD保护电路具有双向性能，允许ESD电流在电源之间的可逆流动。考虑到不同电源间的噪声影响，用双向的二极管串来实现不同地间的轨到轨ESD保护电路。而不同电源之间不增加任何轨到轨电路。
[0037]ESD电源网络，用于消除电源线、地线寄生电容及电阻对ESD的负面影响。在对多电源系统进行全芯片ESD保护设计时，完整的电源网络不仅要泄放电源和地之间的ESD电流，还要在PAD之间形成ESD泄放的通路。基于此原则，各个电源和地之间的电源钳位电路以及不同地之间的轨到轨电路需要合理组合安排，形成一个完整的网络，从而保证每个电源和地之间都有低阻通路来泄放ESD电流，通过分析，在IO环与CORE区适当位置放置了多本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多电源域全芯片ESD保护架构，其特征在于，所述多电源域全芯片ESD保护架构包括ESD电源钳位电路、轨间电路以及ESD电源网络；所述ESD电源钳位电路，用于形成ESD电流的低阻抗泄放通路，钳位电源总线电压低于设定值；所述轨间电路，用于形成不同电源域之间的ESD电流的低阻抗泄放通路；所述ESD电源网络，用于消除电源线、地线寄生电容及电阻对ESD的负面影响。2.根据权利要求1所述的多电源域全芯片ESD保护架构，其特征在于，所述ESD电源钳位电路通过RC动态检测电路进行ESD防护。3.根据权利要求2所述的多电源域全芯片ESD保护架构，其特征在于，所述ESD电源钳位电路包括钳位管N2、反相器，所述反相器包括nmos管N1和pmos管P1，所述ESD电源钳位电路还包括二极管D1和电阻R2；所述二极管D1设置于电源和地之间，用于泄放电源VDD相对于地VSS的负向ESD脉冲；所述电阻R2设置于钳位管N2栅极和地之间，用于泄放钳位管栅极的感应电荷。4.根据权利要求3所述的多电源域全芯片ESD保护架构，...

【专利技术属性】
技术研发人员：王小明，乐立鹏，方新嘉，庞敏，王伊卜，
申请(专利权)人：北京时代民芯科技有限公司，
类型：发明
国别省市：