静电放电保护电路制造技术

一种静电放电保护电路，所述静电放电保护电路包括：位于高压电源输入端及低压电源输入端之间的静电泄放子电路及静电触发子电路，其中：所述静电泄放子电路，由至少一个并联连接的nLDMOS晶体管构成，用于在ESD发生时，泄放ESD电流；所述静电触发子电路，与所述静电泄放子电路中nLDMOS晶体管的栅极连接，用于触发所述静电泄放子电路执行ESD电流泄放操作，并提高所述nLDMOS晶体管的栅极电位，使得所述nLDMOS晶体管的栅极电位大于所述nLDMOS晶体管的栅极耦合电位。采用上述方案，可以在泄放ESD电流的同时，提高LDMOS的静电泄放能力。提高LDMOS的静电泄放能力。提高LDMOS的静电泄放能力。

【技术实现步骤摘要】
静电放电保护电路


[0001]本专利技术涉及电子电路
，具体涉及一种静电放电保护电路。

技术介绍

[0002]静电放电(Electrostatic Discharge，ESD)，是半导体器件或电路在制造、生产、组装、测试、存放、搬运等的过程中一种常见的现象，其所带来的过量电荷，会在极短的时间内经由集成电路的输入/输出引脚传入集成电路中，而破坏集成电路的内部电路。
[0003]为了解决此问题，通常需要在内部电路与输入/输出引脚之间设置一个保护电路，该保护电路必须在静电放电的脉冲电流未到达内部电路之前先行启动，以迅速地消除过高的电压，进而减少ESD现象所导致的破坏。
[0004]现有的高压静电放电保护电路中，常采用高压雪崩击穿器件或者低电压串联结构，两者都是雪崩击穿后泄放ESD电流，导通电阻大且防护效率低。
[0005]为了提高防护效率，现有的高压静电放电保护电路中，采用横向扩散金属氧化物半导体(Laterally Diffused Metal Oxide Semiconductor，LDMOS)晶体管阵列，并在LDMOS晶体管的栅极(Gate)到源极(Source)间串联电阻，利用栅耦合技术使沟道打开泄放ESD电流，即栅极电位超过阈值电压，LDMOS晶体管就开启泄放ESD电流。该方法的防护效率高，但是因为LDMOS晶体管栅极电位低，进而使得导通电阻大，无法完全发挥LDMOS的性能。

技术实现思路

[0006]本专利技术要解决的问题是：在泄放ESD电流的同时，提高LDMOS的静电泄放能力。
[0007]为解决上述问题，本专利技术实施例提供了一种静电放电保护电路，所述静电放电保护电路包括：位于高压电源输入端及低压电源输入端之间的静电泄放子电路及静电触发子电路，其中：
[0008]所述静电泄放子电路，由至少一个并联连接的nLDMOS晶体管构成，用于在ESD发生时，泄放ESD电流；
[0009]所述静电触发子电路，与所述静电泄放子电路中nLDMOS晶体管的栅极连接，用于触发所述静电泄放子电路执行ESD电流泄放操作，并提高所述nLDMOS晶体管的栅极电位，使得所述nLDMOS晶体管的栅极电位大于所述nLDMOS晶体管的栅极耦合电位。
[0010]可选地，所述静电触发子电路包括：第一电阻、耐压单元、pLDMOS晶体管单元及第二电阻；所述pLDMOS晶体管单元由至少一个pLDMOS晶体管并联连接组成；
[0011]所述第一电阻的一端及所述pLDMOS晶体管的源极与所述高压电源输入端连接；所述pLDMOS晶体管的栅极与所述第一电阻的另一端及所述耐压单元的一端连接；所述pLDMOS晶体管的漏极与所述第二电阻的一端连接；所述耐压单元的另一端及所述第二电阻的另一端与所述低压电源输入端连接。
[0012]可选地，所述耐压单元及所述pLDMOS晶体管单元，适于在所述高压电源输入端输入电压的控制下，开启或者关闭所述静电放电保护电路。
[0013]可选地，所述耐压单元的击穿电压大于所述高压电源输入端的输入电压。
[0014]可选地，所述耐压单元由至少一个二极管、至少一个稳压二极管、至少一个GDPMOS晶体管、至少一个GGNMOS晶体管或至少一个双极性结型晶体管构成。
[0015]可选地，所述pLDMOS晶体管及所述nLDMOS晶体管属于同一电压档位的LDMOS晶体管。
[0016]可选地，所述静电触发子电路还包括：第一钳位单元，与所述第二电阻并联连接，用于对所述nLDMOS晶体管的栅极电压进行钳位。
[0017]可选地，所述第一钳位单元的钳位电位小于所述nLDMOS晶体管的栅氧击穿电压且大于所述nLDMOS晶体管的栅极耦合电位。
[0018]可选地，所述第一钳位单元由至少一个二极管、至少一个稳压二极管、至少一个GDPMOS晶体管、至少一个GGNMOS晶体管或至少一个双极性结型晶体管构成。
[0019]可选地，所述静电触发子电路还包括：第二钳位单元，与所述第一电阻并联连接，用于对所述pLDMOS晶体管的栅极电压进行钳位。
[0020]可选地，所述第二钳位单元的钳位电位小于所述pLDMOS晶体管的栅氧击穿电压且大于所述pLDMOS晶体管的栅极耦合电位。
[0021]可选地，所述第二钳位单元由至少一个二极管、至少一个稳压二极管、至少一个GDPMOS晶体管、至少一个GGNMOS晶体管或至少一个双极性结型晶体管构成。
[0022]与现有技术相比，本专利技术实施例的技术方案具有以下优点：
[0023]应用本专利技术的方案，通过设置静电触发子电路，该静电触发子电路可以触发静电泄放子电路执行ESD电流泄放操作，并提高所述nLDMOS晶体管的栅极电位，使得所述nLDMOS晶体管的栅极电位大于所述nLDMOS晶体管的栅极耦合电位，进而使得nLDMOS晶体管的沟道更充分开启，从而可以在泄放ESD电流的同时，提高LDMOS的静电泄放能力。
[0024]进一步，通过设置第一钳位单元，由第一钳位单元对nLDMOS晶体管的栅极电压进行钳位，不仅可以使得nLDMOS晶体管的栅极电位更稳定，而且可以防止nLDMOS晶体管的栅氧化层被击穿，使得nLDMOS晶体管的栅极电位稳定在钳位电压上，从而可以最大限度地提高nLDMOS晶体管的静电泄放能力，充分发挥其高效和高性能的特点。
[0025]进一步地，通过设置第二钳位单元，由第二钳位单元对pLDMOS晶体管的栅极电压进行钳位，可以防止pLDMOS晶体管的栅氧化层被击穿。
附图说明
[0026]图1是一种常规静电放电保护电路结构示意图；
[0027]图2是图1中LDMOS晶体管的工作状态曲线示意图；
[0028]图3是本专利技术实施例中一种静电放电保护电路的结构示意图；
[0029]图4是本专利技术实施例中另一种静电放电保护电路的结构示意图；
[0030]图5是本专利技术实施例中再一种静电放电保护电路的结构示意图；
[0031]图6是本专利技术实施例中又一种静电放电保护电路的结构示意图；
[0032]图7是本专利技术实施例中另一种静电放电保护电路的结构示意图；
[0033]图8是多种静电放电保护电路中nLDMOS晶体管的工作状态曲线对比示意图。
具体实施方式
[0034]图1是一种常规静电放电保护电路。参照图1，所述静电放电保护电路10可以包括：由LDMOS晶体管构成的LDMOS阵列11，以及连接在LDMOS晶体管栅极及低压电源输入端Low之间的电阻R。在LDMOS阵列11中，各LDMOS晶体管并联连接，即漏极均与高压电源输入端High连接，源极均与低压电源输入端Low连接，栅极均与电阻R连接。
[0035]在图1中示出的静电放电保护电路10中，各LDMOS晶体管的栅极电位仅由栅极耦合电位构成。所谓栅极耦合电位，即完全通过LDMOS晶体管自身的栅电容与电阻R的耦合作用而在LDMOS晶体管栅极产生的电位。
[0036本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种静电放电保护电路，其特征在于，包括：位于高压电源输入端及低压电源输入端之间的静电泄放子电路及静电触发子电路，其中：所述静电泄放子电路，由至少一个并联连接的nLDMOS晶体管构成，用于在ESD发生时，泄放ESD电流；所述静电触发子电路，与所述静电泄放子电路中nLDMOS晶体管的栅极连接，用于触发所述静电泄放子电路执行ESD电流泄放操作，并提高所述nLDMOS晶体管的栅极电位，使得所述nLDMOS晶体管的栅极电位大于所述nLDMOS晶体管的栅极耦合电位。2.如权利要求1所述的静电放电保护电路，其特征在于，所述静电触发子电路包括：第一电阻、耐压单元、pLDMOS晶体管单元及第二电阻；所述pLDMOS晶体管单元由至少一个pLDMOS晶体管并联连接组成；所述第一电阻的一端及所述pLDMOS晶体管的源极与所述高压电源输入端连接；所述pLDMOS晶体管的栅极与所述第一电阻的另一端及所述耐压单元的一端连接；所述pLDMOS晶体管的漏极与所述第二电阻的一端连接；所述耐压单元的另一端及所述第二电阻的另一端与所述低压电源输入端连接。3.如权利要求2所述的静电放电保护电路，其特征在于，所述耐压单元及所述pLDMOS晶体管单元，适于在所述高压电源输入端输入电压的控制下，开启或者关闭所述静电放电保护电路。4.如权利要求2所述的静电放电保护电路，其特征在于，所述耐压单元的击穿电压大于所述高压电源输入端的输入电压。5.如权利要求2所述的静电放电保护电路，其特征在于，所述耐压单元由至少一个二极管、至少一个...

【专利技术属性】
技术研发人员：范炜盛，
申请(专利权)人：华虹半导体无锡有限公司，
类型：发明
国别省市：