一种基于服务器管理芯片的低功耗设计结构及其实现方法技术

本发明专利技术涉及芯片低功耗设计技术领域，特别涉及一种基于服务器管理芯片的低功耗设计结构及其实现方法。包括：PLL单元，用于给核心以及各类总线提供产生的高频时钟；复位单元，包括复位信号以及复位同步单元；寄存器单元，包括时钟频率配置寄存器、时钟切换寄存器、分频系数的时钟分频寄存器以及设备复位寄存器；时钟切换单元，包括时钟切换模块、时钟信号以及可变系数的时钟分频器。本发明专利技术提供了一种低功耗服务器管理芯片设计方案，能有效降低服务器系统的功耗；即本发明专利技术从时钟和复位两个方面对芯片进行低功耗设计。加入时钟切换电路，可以使得电路进入低功耗模式；加入设备复位寄存器，可以将不需要的模块进行置复位，从而减少不必要的功耗。不必要的功耗。不必要的功耗。

【技术实现步骤摘要】
一种基于服务器管理芯片的低功耗设计结构及其实现方法


[0001]本专利技术涉及芯片低功耗设计
，特别涉及一种基于服务器管理芯片的低功耗设计结构及其实现方法。

技术介绍

[0002]随着服务器集群的不断扩大，集成在服务器中的管理芯片也日益增多，其中的能耗也是不断的增大。服务器管理芯片作为高级管理系统的主控芯片，承担服务器平台的智能管理、远程维护以及必要的I/O扩展功能，是服务器主板上除处理器，I/O桥片外的最重要的核心芯片。通常服务器管理芯片实现“嵌入式SOC”和“管理系统”双模式芯片架构。在呈现“管理系统”模式时，对外提供PCIE EP，LPC slave接口，以便管理主机对系统进行维护操作。在作为“嵌入式SOC”时，服务器管理芯片能独立运行，其中包括以太网，显示接口，低速IO接口等。
[0003]在没有低功耗实现方法中，通常所有的设备都是处于一个运行的状态，并且工作频率是处于一个较高状态，从而使得芯片一直处于一个高能耗模式。随着集成电路制造技术和工艺的不断发展进步，芯片的运行速度和集成度不断提高，使得集成电路的功耗问题日益突出。

技术实现思路

[0004]本专利技术的目的在于提供一种基于服务器管理芯片的低功耗设计结构及其实现方法，本专利技术从时钟和复位两个方面对芯片进行低功耗设计。加入时钟切换电路，可以使得电路进入低功耗模式；加入设备复位寄存器，可以将不需要的模块进行置复位，从而减少不必要的功耗。该方法较传统芯片可提供更低功耗的开销，提供灵活的时钟频率配置。
[0005]为解决上述技术问题，本专利技术提供了一种基于服务器管理芯片的低功耗设计结构，包括：
[0006]PLL单元，用于给核心以及各类总线提供产生的高频时钟；
[0007]复位单元，包括复位信号以及复位同步单元；
[0008]寄存器单元，包括时钟频率配置寄存器、时钟切换寄存器、分频系数的时钟分频寄存器以及设备复位寄存器；
[0009]时钟切换单元，包括时钟切换模块、时钟信号以及可变系数的时钟分频器。
[0010]优选的，内部的RISC
‑
V核心时钟频率为250MHz，AXI总线时钟频率为250MHz，AHB总线时钟频率为100MHz，APB总线时钟频率为50MHz；PLL单元输入参考时钟频率为50MHz，PLL单元未稳定之前，整个芯片工作在参考时钟频率下。
[0011]优选的，所述参考时钟由外部晶振提供。
[0012]优选的，整个芯片的工作时钟来源有两个，第一个是参考时钟，第二个是PLL单元产生的时钟；当核心检测到PLL单元锁定信号有效时，便可通过时钟切换单元进行时钟切换。
[0013]优选的，所述复位单元的复位源包括上电复位以及按键复位，根据不同的复位域，将所述上电复位作用于全芯片复位，所述按键复位只作用于核心复位。
[0014]优选的，所述APB总线作为所述寄存器单元的配置接口；所述复位信号和所述时钟信号将提供于核心、总线以及各个设备。
[0015]优选的，所述时钟切换单元还包括设置的下降沿触发器，来确保时钟切换只发生在时钟为低电平的时候，同时设置输出反馈，确保另一路的时钟为低电平时发生切换；所述时钟切换单元还包括设置的两级触发器，用于锁存数据防止亚稳态出现。
[0016]优选的，所述时钟分频寄存器用于配置所述时钟分频器，按照所述PLL单元输出500MHz时钟，进行2分频后得出250MHz时钟可提供给核心和AXI总线；5分频后得出100MHz时钟可提供给AHB总线；10分频后得出50MHz时钟可提供给APB总线。
[0017]优选的，芯片内部还包括核心可配置寄存器的软硬件接口，用于核心对寄存器进行访问，所述软硬件接口按照标准的APB接口实现。
[0018]本专利技术还提供了如下技术方案：一种基于服务器管理芯片的低功耗实现方法，包括如下：
[0019]首先通过电源管理芯片提供上电复位信号，等待参考时钟稳定之后，上电复位信号撤销，芯片进入启动流程；上电复位信号撤销后，芯片所有的设备都工作在参考时钟下，根据寄存器的默认值，PLL单元将产生高频时钟；核心通过访问寄存器确认PLL单元是否工作稳定，待PLL单元稳定之后，通过配置寄存器将芯片的工作时钟切换至高频；后续根据使用系统软件的使用需求，撤销对应设备的复位寄存器。
[0020]本专利技术与现有技术相比，具有如下有益效果：
[0021]1)本专利技术提供了一种低功耗服务器管理芯片设计方案，能有效降低服务器系统的功耗；即本专利技术从时钟和复位两个方面对芯片进行低功耗设计。加入时钟切换电路，可以使得电路进入低功耗模式；加入设备复位寄存器，可以将不需要的模块进行置复位，从而减少不必要的功耗。
[0022]2)本专利技术提供的低功耗设计方案，能灵活的对系统进行频率动态调整，能在不同的应用场景下进行工作。
附图说明
[0023]图1为本专利技术本专利技术的整体结构示意图。
[0024]图2为本专利技术本专利技术的时钟切换单元电路图。
[0025]图3为本专利技术本专利技术的复位单元电路图。
具体实施方式
[0026]以下结合附图和具体实施例对本专利技术作进一步详细说明。根据下面说明，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。
[0027]如图1
‑
3所示，本专利技术提供了一种基于服务器管理芯片的低功耗设计结构，包括：工艺方提供的PLL单元，用于给核心以及各类总线提供产生的高频时钟；复位单元，包括复位信号以及复位同步单元；寄存器单元，由核心检测PLL锁定后进行，所以芯片内部须实现
核心可配置软硬件接口寄存器，包括时钟频率配置寄存器、时钟切换寄存器、分频系数的时钟分频寄存器以及设备复位寄存器(即图2中的软复位寄存器)；时钟切换单元，包括时钟切换模块、时钟信号以及可变系数的时钟分频器。
[0028]内部的RISC
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V核心时钟频率为250MHz，AXI总线时钟频率为250MHz，AHB总线时钟频率为100MHz，APB总线时钟频率为50MHz；PLL单元输入参考时钟频率为50MHz，PLL单元未稳定之前，整个芯片工作在参考时钟频率下。参考时钟由外部晶振提供。
[0029]整个芯片的工作时钟来源有两个，第一个是参考时钟，第二个是PLL单元产生的时钟；所以芯片需要一个稳定的时钟切换单元来保证时钟切换是不会引入毛刺，当核心检测到PLL单元锁定信号有效时，便可通过时钟切换单元进行时钟切换。
[0030]复位单元的复位源包括上电复位以及按键复位，根据不同的复位域，将上电复位作用于全芯片复位，按键复位只作用于核心复位。采用不同复位域实现方法。当核心出现故障时，只需要对核心进行复位；当某个设备出现故障时，可以通过配置相应设备的复位寄存器，实现设备的复位。
[0031]如图3所示，该电路为复位电路图，电路中默认高电平为撤复位状态。该电本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于服务器管理芯片的低功耗设计结构，其特征在于，包括：PLL单元，用于给核心以及各类总线提供产生的高频时钟；复位单元，包括复位信号以及复位同步单元；寄存器单元，包括时钟频率配置寄存器、时钟切换寄存器、分频系数的时钟分频寄存器以及设备复位寄存器；时钟切换单元，包括时钟切换模块、时钟信号以及可变系数的时钟分频器。2.如权利要求1所述的一种基于服务器管理芯片的低功耗设计结构，其特征在于，内部的RISC
‑
V核心时钟频率为250MHz，AXI总线时钟频率为250MHz，AHB总线时钟频率为100MHz，APB总线时钟频率为50MHz；PLL单元输入参考时钟频率为50MHz，PLL单元未稳定之前，整个芯片工作在参考时钟频率下。3.如权利要求2所述的一种基于服务器管理芯片的低功耗设计结构，其特征在于，所述参考时钟由外部晶振提供。4.如权利要求2所述的一种基于服务器管理芯片的低功耗设计结构，其特征在于，整个芯片的工作时钟来源有两个，第一个是参考时钟，第二个是PLL单元产生的时钟；当核心检测到PLL单元锁定信号有效时，便可通过时钟切换单元进行时钟切换。5.如权利要求2所述的一种基于服务器管理芯片的低功耗设计结构，其特征在于，所述复位单元的复位源包括上电复位以及按键复位，根据不同的复位域，将所述上电复位作用于全芯片复位，所述按键复位只作用于核心复位。6.如权利要求4所述的一种基于服务器管理芯片的低功耗设计结构，其特征在于，所述APB总线作为所述寄存器单元的配置接口；所述复位信号和所述时钟信号将提供于核心、...

【专利技术属性】
技术研发人员：韩赛飞，邵健，
申请(专利权)人：中电科申泰信息科技有限公司，
类型：发明
国别省市：