时钟唤醒电路、系统级芯片以及电子设备技术方案

本申请提供一种时钟唤醒电路、系统级芯片以及电子设备，时钟唤醒电路包括：时钟模块，时钟模块用于基于唤醒信号输出时钟信号；信号检测模块，信号检测模块用于检测唤醒信号的电平状态并输出开关控制信号；开关控制模块，开关控制模块具有第一输入端以及第二输入端，开关控制模块的第一输入端与信号检测模块的输出端连接，开关控制模块的第二输入端与时钟模块的输出端连接；其中，开关控制模块用于基于开关控制信号控制是否输出时钟信号。本申请采用信号检测模块对唤醒信号的电平状态进行检测，可以有效避免被无效唤醒信号误唤醒的现象，从而可以进一步降低系统级芯片的功耗。而可以进一步降低系统级芯片的功耗。而可以进一步降低系统级芯片的功耗。

【技术实现步骤摘要】
时钟唤醒电路、系统级芯片以及电子设备


[0001]本申请涉及集成电路
，具体涉及一种时钟唤醒电路、系统级芯片以及电子设备。

技术介绍

[0002]目前，电子产品中通常会集成系统级芯片(SoC芯片)，由于电池容量有限，为了提升电子产品的使用时间，对系统级芯片的功耗有非常严格的要求。其中，系统级芯片具有休眠状态以及工作状态，在系统级芯片处于工作状态时各模块工作正常，以保证用户使用体验；而在系统级芯片处于休眠状态时则要求尽量断掉各模块的电源，仅保留唤醒电路等少部分要求在休眠状态进行工作的模块，以在收到唤醒信号唤醒各模块并使得系统级芯片由休眠状态转换为工作状态。
[0003]然而，目前电子产品在使用过程中存在系统级芯片被无效唤醒信号误唤醒的现象，这导致了系统级芯片功耗的增加，不利于延长电子产品的使用时间。

技术实现思路

[0004]本申请提供一种时钟唤醒电路、系统级芯片以及电子设备，旨在解决目前系统级芯片误唤醒导致统级芯片功耗增加的技术问题。
[0005]第一方面，本申请提供一种时钟唤醒电路，包括：
[0006]时钟模块，时钟模块用于基于唤醒信号输出时钟信号；
[0007]信号检测模块，信号检测模块用于检测唤醒信号的电平状态并输出开关控制信号；
[0008]开关控制模块，开关控制模块具有第一输入端以及第二输入端，开关控制模块的第一输入端与信号检测模块的输出端连接，开关控制模块的第二输入端与时钟模块的输出端连接；
[0009]其中，开关控制模块用于基于开关控制信号控制是否输出时钟信号。
[0010]在一些实施例中，时钟唤醒电路还包括信号稳定模块，信号检测模块具有第一输入端以及第二输入端；
[0011]信号稳定模块的输入端与时钟模块的输出端连接，信号稳定模块的输出端与信号检测模块的第一输入端连接，信号检测模块的第二输入端用于接入唤醒信号；
[0012]其中，信号稳定模块用于延长时钟信号的周期，且所述信号检测模块用于在时钟信号延时期间检测所述唤醒信号的电平状态。
[0013]在一些实施例中，信号检测模块包括第一与门以及序列检测器；
[0014]第一与门的第一输入端与信号稳定模块的输出端连接，第一与门的第二输入端与序列检测器的输出端连接；
[0015]序列检测器的输入端用于接入唤醒信号，序列检测器用于检测唤醒信号的电平序列。
[0016]在一些实施例中，序列检测器具有第一工作状态以及第二工作状态；
[0017]当序列检测器处于第一工作状态时，序列检测器测得唤醒信号的电平序列均为高电平，并向第一与门输出高电平信号；
[0018]当序列检测器处于第二工作状态时，序列检测器测得唤醒信号的电平序列存在低电平，并向第一与门输出低电平信号。
[0019]在一些实施例中，延长的后时钟信号的周期与唤醒信号的周期满足如下关系式：
[0020]T1＝T2*N
[0021]其中，T1为经信号稳定模块延长的后时钟信号的周期，T2为唤醒信号的周期，N为唤醒信号的电平序列的长度。
[0022]在一些实施例中，信号稳定模块包括多个串联的寄存器，任一寄存器的输出端与输入端之间连接有反相器；
[0023]位于串联首端的寄存器的控制端与时钟模块的输出端连接，位于串联中第N个寄存器的控制端与串联中第N
‑
1个寄存器的输出端连接，位于串联末端寄存器的输出端与信号检测模块的第一输入端连接，且位于串联末端寄存器的输出端与每个寄存器的复位端连接；
[0024]其中，N为大于1且小于M的任意整数，M为串联的寄存器的数量。
[0025]在一些实施例中，时钟模块包括时钟唤醒模块以及时钟生成模块；
[0026]时钟唤醒模块用于基于唤醒信号输出稳定的时钟触发信号，时钟生成模块的输入端与时钟唤醒模块的输出端连接，时钟生成模块用于基于时钟触发信号输出时钟信号。
[0027]在一些实施例中，时钟唤醒模块包括寄存器以及反相器；
[0028]反相器的一端用于接入唤醒信号，另外一端与寄存器的复位端连接；
[0029]寄存器的控制端与时钟生成模块的输出端连接，寄存器的输出端与时钟生成模块的输入端连接，寄存器的输入端与信号检测模块的输出端连接。
[0030]第二方面，本申请提一种系统级芯片，包括如第一方面所述的时钟唤醒电路。
[0031]第三方面，本申请提一种电子设备，其特征在于，包括如第二方面所述的系统级芯片。
[0032]本申请利用信号检测模块对唤醒信号的电平状态进行检测并输出开关控制信号，开关控制模块在开关控制信号的控制下才能确定是否输出时钟模块的时钟信号，也就是说，是否输出时钟信号不仅需要唤醒时钟模块，还需要唤醒信号的电平状态满足对应的条件，例如唤醒信号的电平在多个周期内均为高电平，由于采用信号检测模块对唤醒信号的电平状态进行检测，因此可以有效避免被无效唤醒信号误唤醒的现象，从而可以进一步降低系统级芯片的功耗。
附图说明
[0033]为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0034]图1是本申请实施例中提供的时钟唤醒电路的一种模块示意图；
[0035]图2是本申请实施例中提供的时钟唤醒电路的另一种模块示意图；
[0036]图3是本申请实施例中提供的时钟唤醒电路的一种电路示意图；
[0037]图4是本申请实施例中提供的时钟唤醒电路的另一种电路示意图；
[0038]图5是本申请实施例中提供的时钟唤醒电路的另一种电路示意图；
[0039]图6是本申请实施例中提供的时钟唤醒电路的另一种电路示意图。
[0040]10时钟模块，11时钟唤醒模块，12时钟生成模块，20信号检测模块，30开关控制模块，40信号稳定模块；
[0041]AND1第一与门，SD序列检测器，Reg寄存器，反相器PI。
具体实施方式
[0042]下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
[0043]在本技术的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时钟唤醒电路，其特征在于，包括：时钟模块，所述时钟模块用于基于唤醒信号输出时钟信号；信号检测模块，所述信号检测模块用于检测所述唤醒信号的电平状态并输出开关控制信号；开关控制模块，所述开关控制模块具有第一输入端以及第二输入端，所述开关控制模块的第一输入端与所述信号检测模块的输出端连接，所述开关控制模块的第二输入端与所述时钟模块的输出端连接；其中，所述开关控制模块用于基于所述开关控制信号控制是否输出所述时钟信号。2.如权利要求1所述的时钟唤醒电路，其特征在于，所述信号检测模块具有第一输入端以及第二输入端，所述时钟唤醒电路还包括信号稳定模块；所述信号稳定模块的输入端与所述时钟模块的输出端连接，所述信号稳定模块的输出端与所述信号检测模块的第一输入端连接，所述信号检测模块的第二输入端用于接入所述唤醒信号；其中，所述信号稳定模块用于延长所述时钟信号的周期，且所述信号检测模块用于在时钟信号延时期间检测所述唤醒信号的电平状态。3.如权利要求2所述的时钟唤醒电路，其特征在于，所述信号检测模块包括第一与门以及序列检测器；所述第一与门的第一输入端与所述信号稳定模块的输出端连接，所述第一与门的第二输入端与所述序列检测器的输出端连接；所述序列检测器的输入端用于接入所述唤醒信号，所述序列检测器用于检测所述唤醒信号的电平序列。4.如权利要求3所述的时钟唤醒电路，其特征在于，所述序列检测器具有第一工作状态以及第二工作状态；当所述序列检测器处于所述第一工作状态时，所述序列检测器测得所述唤醒信号的电平序列均为高电平，并向所述第一与门输出高电平信号；当所述序列检测器处于所述第二工作状态时，所述序列检测器测得所述唤醒信号的电平序列存在低电平，并向所述第一与门输出低电平信...

【专利技术属性】
技术研发人员：许应新，陈乃军，张耀文，
申请(专利权)人：摩星半导体广东有限公司，
类型：新型
国别省市：