【技术实现步骤摘要】
基于RS码的cache抗多位翻转检纠错加固系统
[0001]本专利技术涉及航空航天抗辐照处理器抗单粒子翻转纠错加固设计
，特别涉及基于RS码的cache抗多位翻转检纠错加固系统。
技术介绍
[0002]cache是CPU内部的高速缓存，用于解决CPU访问外部存储器延时过长的问题。它由静态RAM组成，占用CPU晶体管数量达到60%~80%。在航天工程中，由于受到空间重离子、质子、α粒子等能量粒子的影响，CPU等CMOS电路容易产生单粒子翻转，从而导致数据及系统的错误。实验研究发现在180nm~20nm CMOS器件其多位错误（翻转位数≥2bit）随着工艺尺寸的减小其发生概率呈增大的趋势。试验观察到一次单粒子事件引发的单个字内的翻转错误位数成簇状排列，多达5bit，相邻字累积多达10bit。
[0003]由于cache在CPU内部占用面积比例大，访问频次高，cache的多位翻转错误直接影响到整个处理器及系统的可靠性，因此，对cache的翻转错误的检测和纠正一直是众学者研究的重点。
[0004]当前主流的AT...
【技术保护点】
【技术特征摘要】
1.一种基于RS码的cache抗多位翻转检纠错加固系统，用于宇航处理器，其特征在于，所述系统包括：cache结构体、标签区编码模块、标签区译码模块、数据区编码模块、数据区译码模块和回读改写控制模块；其中，所述cache结构体，包括N组cache存储块，每个cache存储块均包括物理空间上不相邻的数据区和ECC存储区，其中数据区包括tag数据区和data数据区，ECC存储区包括tag ECC存储区和data ECC存储区；所述标签区编码模块，用于基于预先存储的冗余校验矩阵，对写入cache结构体tag数据区的标签数据进行编码，产生相应的冗余校验码tag ECC并写入tag ECC存储区；所述标签区译码模块，用于从cache结构体tag数据区读取标签数据，通过与从tag ECC存储区读取的tag ECC进行运算校验，基于预先存储的错误模式矩阵，纠正可能存在的多位错误；所述数据区编码模块，用于基于预先存储的冗余校验矩阵，对写入cache结构体data数据区的原始数据进行编码，产生相应的冗余校验码data ECC并写入data ECC存储区；所述数据区译码模块，用于从cache结构体data数据区读取data数据，通过与从data ECC存储区读取的data ECC进行运算校验，基于预先存储的错误模式矩阵，纠正可能存在的多位错误；所述回读改写控制模块，用于支持非整字的写操作。2.根据权利要求1所述的基于RS码的cache抗多位翻转检纠错加固系统，其特征在于，所述数据区和ECC存储区共用地址，具有相同的存储深度。3.根据权利要求1所述的基于RS码的cache抗多位翻转检纠错加固系统，其特征在于，所述cache结构体与标签区编码模块、标签区译码模块、数据区编码模块和数据区译码模块均具有直接接口，对上述模块具有读写控制功能。4.根据权利要求1所述的基于RS码的cache抗多位翻转检纠错加固系统，其特征在于，所述标签区编码模块包括指令cache tag array编码子模块和数据cache tag array编码子模块；其中，所述指令cache tag array编码子模块基于RS(12,8,4)码，根据冗余校验矩阵P对写入的32bit标签数据进行编码，输出16bit冗余校验码至tag ECC存储区，对应的冗余校验矩阵P为：；其中，上标T表示转置，P中的元素为伽罗华域里的元素；所述数据cache tag array编码子模块基于RS(12,8,4)缩短码，根据冗余校验矩阵P对写入的22bit标签数据进行编码，输出16位冗余校验码至tag ECC存储区，对应的冗余校验矩阵P为：
；其中，上标T表示转置，P中的元素为伽罗华域里的元素。5.根据权利要求1所述的基于RS码的cache抗多位翻...
【专利技术属性】
技术研发人员：薛国凤，安军社，周昌义，
申请(专利权)人：中国科学院国家空间科学中心，
类型：发明
国别省市：
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