多通道滤波器及滤波方法技术

本发明专利技术公开了一种多通道滤波器及滤波方法，多通道滤波器包括：寄存器单元、通道控制模块、存储器单元以及计算单元；通道控制模块具有多个通道，寄存器单元用于对通道控制模块的通道进行配置以缓存对应的数据，通道控制模块用于与计算单元和存储器单元进行数据交换，并通过对通道进行轮询以配合计算单元对通道内的数据进行逐级处理。根据本发明专利技术的多通道滤波器及滤波方法，采用单通道存储器单元实现多通道的滤波器，利用多通道滤波器扩展成级联滤波器。在滤波抽头小且滤波器的上下游速率较低的情况下，通过多通道滤波器利用多余的算力与存储空间。储空间。储空间。

【技术实现步骤摘要】
多通道滤波器及滤波方法


[0001]本专利技术是关于滤波器领域，特别是关于一种多通道滤波器及滤波方法。

技术介绍

[0002]针对数字电源应用，需要使用内置数字滤波系统对多个模数转换器ADC输出的结果进行滤波优化处理。在采用单通道存储器单元作为缓存的情况下，一次完整的滤波处理周期为2*N+2个系统时钟周期(N是滤波抽头长度)。当抽头值较小时，系统占用的滤波结果存储空间和周期数都较小，导致分配的存储空间有大量闲置，滤波电路有大量算力被闲置。
[0003]例如，滤波器运行主频为180Mhz，模数转换器ADC的典型应用场景的采样率为100khz，即针对每个采样数据，滤波器将有1800个时钟周期来处理，在采用3p3z的算法下，会剩余1700余个空余周期未被使用。若存储器单元预留深度为256个空间，在此方案下，占用深度至少为16个空间(占用深度根据使用场景可以放大但是过多对于性能影响不大)，存储器单元有240个空间未被使用。
[0004]公开于该
技术介绍
部分的信息仅仅旨在增加对本专利技术的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。

技术实现思路

[0005]本专利技术的目的在于提供一种多通道滤波器及滤波方法，其能够在低抽头场景下合理利用多余的存储空间与闲置算力。
[0006]为实现上述目的，本专利技术的实施例提供了一种多通道滤波器，包括：寄存器单元、通道控制模块、存储器单元以及计算单元；
[0007]所述通道控制模块具有多个通道，所述寄存器单元用于对通道控制模块的通道进行配置以缓存对应的数据，所述通道控制模块用于与计算单元和存储器单元进行数据交换，并通过对通道进行轮询以配合计算单元对各通道内的数据进行逐级处理。
[0008]在本专利技术的一个或多个实施例中，所述滤波器还包括与寄存器单元、通道控制模块和存储器单元进行数据交换的数据仲裁器单元，所述数据仲裁器单元用于基于数据的读写地址信号从存储器单元读写数据并在外部总线需读写存储器单元的数据时中断通道控制模块与存储器单元之间的数据交换。
[0009]在本专利技术的一个或多个实施例中，所述数据仲裁器单元包括第一反相器、计算逻辑控制模块、与门、计算信号暂存模块、第二反相器、第一选择器、第二选择器和信号译码模块；
[0010]所述第一反相器的输入端用于接收总线使能信号，所述第一反相器的输出端与计算逻辑控制模块相连，所述与门的第一端用于接收总线使能信号，所述与门的第二端与计算逻辑控制模块相连，所述第二反相器的输入端用于接收总线使能信号，所述计算信号暂存模块与计算逻辑控制模块、与门的输出端以及第二反相器的输出端相连，所述第一选择器的第一输入端以及选择控制端与计算信号暂存模块相连，所述第一选择器的第二输入端
与计算逻辑控制模块相连，所述第二选择器的第一输入端与第一选择器的输出端相连，所述第二选择器的第二输入端用于接收总线控制信号，所述第二选择器的选择控制端用于接收总线使能信号，所述信号译码模块与第二选择器的输出端以及存储器单元相连。
[0011]在本专利技术的一个或多个实施例中，任意两个所述通道的部分缓存空间重叠。
[0012]在本专利技术的一个或多个实施例中，第一个所述通道的结果缓存空间与第二个通道的样本缓存空间部分或全部重叠，和/或第二个通道的结果缓存空间与第三个通道的样本缓存空间部分或全部重叠。
[0013]在本专利技术的一个或多个实施例中，所述多通道滤波器还包括用于在通道之间进行数据搬运的DMA模块。
[0014]本专利技术还公开了一种多通道滤波方法，包括：
[0015]通过寄存器单元对通道控制模块的多个通道进行配置以缓存对应的数据；
[0016]通过通道控制模块与计算单元和存储器单元进行数据交换；
[0017]通过通道控制模块对通道进行轮询以配合计算单元对各通道内的数据进行逐级处理。
[0018]在本专利技术的一个或多个实施例中，通过数据仲裁器单元与通道控制模块进行数据交换并基于数据的读写地址信号从存储器单元读写数据，同时在外部总线需读写存储器单元的数据时中断通道控制模块与存储器单元之间的数据交换。
[0019]在本专利技术的一个或多个实施例中，在计算单元对数据进行处理的过程中，通过DMA模块在各通道之间进行数据搬运。
[0020]在本专利技术的一个或多个实施例中，通过DMA模块将计算单元处理后产生的数据从上一个通道搬运至下一个通道，通过计算单元对每次搬运后的数据进行处理。
[0021]在本专利技术的一个或多个实施例中，将一个通道的结果缓存空间与另一个通道的样本缓存空间部分或者全部重叠形成缓存空间重叠区，并通过计算单元将样本缓存空间或者缓存空间重叠区内的数据处理后产生的数据通过通道控制模块输入到另一个缓存空间重叠区。
[0022]在本专利技术的一个或多个实施例中，将相邻两个通道之间的结果缓存空间与样本缓存空间部分或者全部重叠形成缓存空间重叠区。
[0023]在本专利技术的一个或多个实施例中，通过通道控制模块对任意通道进行访问，若当前通道开启且有需要处理的数据，则通过计算单元对当前通道内的数据进行处理，若当前通道没有需要处理的数据或者没有开启，则跳过当前通道而跳转至另一通道。
[0024]与现有技术相比，根据本专利技术实施例的多通道滤波器及滤波方法，采用单通道存储器单元实现多通道的滤波器，利用多通道滤波器扩展成级联滤波器。在滤波抽头小且滤波器的上下游速率较低的情况下，通过多通道滤波器利用多余的算力与存储空间。其中，多通道轮询切换机制保证了可以任意开启单个或多个通道且能正常切换，即对于多通道的切换，采用轮询方式，每次只有一个通道开启，下一个通道未启用或数据不满足开启时自动切换到下一通道保证计算流不会被某一通道卡住，且计算流可以从任意通道开启。
[0025]数据仲裁单元保证了总线访问存储器单元与计算单元访问存储器单元时的数据切换机制，保证计算流正常切换且总线无需等待过多时间，从而在效率上改进多通道对存储器单元的访问机制，加入现场保护及恢复机制，在保证外部总线不被堵塞访问存储器单
元的同时，大大减小对滤波器的计算效率影响。
[0026]本专利技术通过数据选择逻辑和数据存储逻辑的创新，兼容了更多的算法，拓展使用场景。本专利技术不仅可以完成单通道或多通道的直接I型滤波器的计算，还能完成级联型的滤波器的计算。本专利技术通过功能的复用增加了应用的多样性，功能的可拓展性也大大增加。本专利技术通过在不同规格的存储器单的基础上进行适当删减、优化都能实现相同的功能，做到了对于不同规格存储器单元的普适性。
附图说明
[0027]图1是根据本专利技术实施例一的多通道滤波器的系统原理图。
[0028]图2是根据本专利技术实施例一的数据仲裁器单元的电路原理图。
[0029]图3是根据本专利技术实施例一的多级滤波的示意图。
[0030]图4是根据本专利技术实施例一的多通道串联的示意图。
[0031]图5是根据本专利技术实施例一的多通道本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多通道滤波器，其特征在于，包括：寄存器单元、通道控制模块、存储器单元以及计算单元；所述通道控制模块具有多个通道，所述寄存器单元用于对通道控制模块的通道进行配置以缓存对应的数据，所述通道控制模块用于与计算单元和存储器单元进行数据交换，并通过对通道进行轮询以配合计算单元对各通道内的数据进行逐级处理。2.如权利要求1所述的多通道滤波器，其特征在于，所述滤波器还包括与寄存器单元、通道控制模块和存储器单元进行数据交换的数据仲裁器单元，所述数据仲裁器单元用于基于数据的读写地址信号从存储器单元读写数据并在外部总线需读写存储器单元的数据时中断通道控制模块与存储器单元之间的数据交换。3.如权利要求2所述的多通道滤波器，其特征在于，所述数据仲裁器单元包括第一反相器、计算逻辑控制模块、与门、计算信号暂存模块、第二反相器、第一选择器、第二选择器和信号译码模块；所述第一反相器的输入端用于接收总线使能信号，所述第一反相器的输出端与计算逻辑控制模块相连，所述与门的第一端用于接收总线使能信号，所述与门的第二端与计算逻辑控制模块相连，所述第二反相器的输入端用于接收总线使能信号，所述计算信号暂存模块与计算逻辑控制模块、与门的输出端以及第二反相器的输出端相连，所述第一选择器的第一输入端以及选择控制端与计算信号暂存模块相连，所述第一选择器的第二输入端与计算逻辑控制模块相连，所述第二选择器的第一输入端与第一选择器的输出端相连，所述第二选择器的第二输入端用于接收总线控制信号，所述第二选择器的选择控制端用于接收总线使能信号，所述信号译码模块与第二选择器的输出端以及存储器单元相连。4.如权利要求1所述的多通道滤波器，其特征在于，任意两个所述通道的部分缓存空间重叠。5.如权利要求4所述的多通道滤波器，其特征在于，第一个所述通道的结果缓存空间与第二个通道的样本缓存空间部分或全部重叠，和/...

【专利技术属性】
技术研发人员：戈尧，屠靖宇，陆志伟，张旺根，
申请(专利权)人：思瑞浦微电子科技上海有限责任公司，
类型：发明
国别省市：