一种鉴相器、鉴相单元及延迟锁相环电路制造技术

本发明专利技术公开了一种鉴相器、鉴相单元及延迟锁相环电路，包括电路结构相同的第一鉴相单元和第二鉴相单元；第一鉴相单元或第二鉴相单元由动态鉴相结构和下降沿延迟反相器组成。本发明专利技术采用下降沿延迟反相器对输入信号进行延迟，有效地延长了鉴相器输出脉冲的宽度，从而解决了鉴相死区的问题；同时本发明专利技术中鉴相器在参考信号以及反馈信号两个输入信号相位差较小时，输出的第一、第二脉冲在宽度以及高度上具有较大的差别，从而能够有效克服由于延迟锁相环电荷泵充放电电流不匹配导致的静态相位偏差问题；此外本发明专利技术鉴相器输出不会存在缓慢的脉冲，从而能够保证电荷泵开关被及时关闭，亦不会引入额外的泄露电流问题。本发明专利技术同时有效地解决了现有鉴相器存在鉴相死区以及静态相位偏差的问题，具有广阔的应用前景和市场需求。具有广阔的应用前景和市场需求。具有广阔的应用前景和市场需求。

【技术实现步骤摘要】
一种鉴相器、鉴相单元及延迟锁相环电路


[0001]本专利技术涉及锁相环电路
，尤其是一种鉴相器、鉴相单元及延迟锁相环电路。

技术介绍

[0002]鉴相器结构是延迟锁相环电路中一个关键电路结构。鉴相器主要用于将延迟锁相环电路的输入参考时钟信号(REF)与压控延迟线最后一级输出的反馈时钟信号(FB)之间的相位差转化成对应宽度的脉冲信号，相位差的极性通过脉冲信号出现的输出路径来反映。电荷泵利用脉冲信号控制每个参考时钟周期对环路滤波电容充电(或者放电)的时间，通过改变环路滤波电容上的电荷量改变环路滤波电容的电压，从而控制整个压控延迟线的延迟(即调整FB信号相对于REF的相位)，使得输入到鉴相器的两个信号(REF与FB)之间没有相位误差。
[0003]然而当鉴相器两个输入信号REF、FB的相位误差小到一定范围时，由于鉴相器输出的脉冲太窄，无法正常打开电荷泵的充电或者放电开关，从而整个系统没办法对这个较小的相位差范围做出反应以及调整，这个相位差范围被称作鉴相死区。鉴相死区的存在会导致鉴相器压控延迟线输出信号FB的相位在鉴相死区之内随机地抖动，产生较大的随机相位噪声。
[0004]常见的克服鉴相死区的方法是在鉴相器中引入复位路径，通过复位路径产生的延迟延长电荷泵支路的打开时间。然而引入复位路径的延迟锁相环电路对电荷泵的充放电电流要求严格匹配；当充放电电流差距过大时，由于环路滤波电容充入与流出的电荷量不一样，导致环路滤波电容上面的电压偏离正确的值，进而使得REF与FB的相位永远无法对齐，存在一个静态相位偏差。现有技术中尚不存在同时克服鉴相死区问题和静态相位偏差问题的鉴相器，亟需进行优化。

技术实现思路

[0005]有鉴于此，本专利技术实施例提供一种鉴相器、鉴相单元及延迟锁相环电路，同时克服鉴相死区问题和静态相位偏差问题，提高延迟锁相环系统性能。
[0006]本专利技术的第一方面提供了一种鉴相器，包括电路结构相同的第一鉴相单元和第二鉴相单元；所述第一鉴相单元的第一输入端输入参考时钟信号作为第一时钟信号，第二输入端输入反馈时钟信号作为第二时钟信号，输出端输出第一脉冲信号；所述第二鉴相单元的第一输入端输入反馈时钟信号作为第一时钟信号，第二输入端输入参考时钟信号作为第二时钟信号，输出端输出第二脉冲信号；所述第一鉴相单元或第二鉴相单元由动态鉴相结构和下降沿延迟反相器组成，所述第一时钟信号输入下降沿延迟反相器形成第一时钟信号的延迟反相信号输入动态鉴相结构；所述第一时钟信号、第二时钟信号和第一时钟信号的延迟反相信号输入动态鉴相结构，动态鉴相结构输出第一脉冲信号或第二脉冲信号。
[0007]进一步地，所述动态鉴相结构包括第一PMOS管、第二PMOS管、第三PMOS管、第四
PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管；
[0008]所述第一PMOS管、第二PMOS管和第一NMOS管串联在电源端和地之间；所述第一PMOS管的源极接电源端，漏极接第二PMOS管的源极；所述第二PMOS管的漏极接第一NMOS管的漏极；所述第一NMOS管的源极接地；
[0009]所述第三PMOS管、第二NMOS管和第三NMOS管串联在电源端和地之间；所述第三PMOS管的源极接电源端，漏极接第二NMOS管的漏极；所述第二NMOS管的源极接第三NMOS管的漏极；所述第三NMOS管的源极接地；
[0010]所述第四PMOS管和第四NMOS管串联在电源端和地之间；所述第四PMOS管的源极接电源端，漏极接第四NMOS管的漏极；所述第四NMOS管的源极接地；
[0011]所述第一PMOS管的栅极和第一NMOS管的栅极接第一时钟信号输入；所述第二PMOS管的栅极和第二NMOS管的栅极接第二时钟信号输入；所述第三PMOS管的栅极接第一时钟信号的延迟反相信号输入；所述第三NMOS管的栅极接第二PMOS管的漏极和第一NMOS管的漏极；所述第四PMOS管的栅极连接第四NMOS管的栅极并与所述第三PMOS管的漏极和第二NMOS管的漏极建立电连接；所述动态鉴相结构的脉冲信号输出端接第四PMOS管的漏极和第四NMOS管的漏极。
[0012]进一步地，所述下降沿延迟反相器包括第五PMOS管、第五NMOS管、第六NMOS管和第七NMOS管；所述第五PMOS管、第五NMOS管和第六NMOS管串联在电源端和地之间；所述第五PMOS管的源极接电源端，漏极接第五NMOS管的漏极；所述第五NMOS管的源极接第六NMOS管的漏极；所述第一时钟信号输入第五PMOS管、第五NMOS管和第六NMOS管的栅极；所述第六NMOS管的源极接地；所述第七NMOS管的源极和漏极接地，栅极接第五PMOS管的漏极和第五NMOS管的漏极并形成第一时钟信号的延迟反相信号输出。
[0013]进一步地，所述第五NMOS管和第六NMOS管为堆叠结构。
[0014]进一步地，所述第七NMOS管构成MOS电容，所述MOS电容的电容值C通过以下公式计算：
[0015][0016]式中ε
ox
是氧化层的介电常数，t
ox
是晶体管氧化层的厚度，W和L分别是第七NMOS管的晶体管长度和宽度；
[0017]所述下降沿延迟反相器的延迟时间t
delay
通过以下公式计算：
[0018][0019]式中i为下降沿延迟反相器放电的平均电流；V
DD
为电源端供电电压。
[0020]进一步地，当所述第一时钟信号滞后于第二时钟信号时，所述第一脉冲信号或第二脉冲信号的脉冲宽度t通过以下公式计算：
[0021]t＝Δt+t
delay
[0022]当所述第一时钟信号超前于第二时钟信号时，所述第一脉冲信号或第二脉冲信号的脉冲宽度t通过以下公式计算：
[0023]t＝t
delay
‑
|Δt|
[0024]其中Δt表示第一时钟信号和第二时钟信号的相位差。
[0025]进一步地，当所述第一时钟信号滞后于第二时钟信号时，所述第一脉冲信号或第二脉冲信号的脉冲高度V
pulse
通过以下公式计算：
[0026][0027]在第一时钟信号滞后于第二时钟信号且时，V
pulse
＝V
DD
；
[0028]当所述第一时钟信号超前于于第二时钟信号时，所述第一脉冲信号或第二脉冲信号的脉冲高度V
pulse
通过以下公式计算：
[0029][0030]式中，C
B
表示第四PMOS管的栅极、第四NMOS管的栅极、第三PMOS管的漏极和第二NMOS管的漏极所形成的寄生电容；表示第四PMOS管的栅极、第四NMOS管的栅极、第三PMOS管的漏极和第二NMOS管的漏极连接处寄生电容C
B
充电或放电的平均电流；t
delay,3
表示第三NMOS管栅极电平改变的时间。
[0031]进一步地本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种鉴相器，其特征在于，包括电路结构相同的第一鉴相单元和第二鉴相单元；所述第一鉴相单元的第一输入端输入参考时钟信号作为第一时钟信号，第二输入端输入反馈时钟信号作为第二时钟信号，输出端输出第一脉冲信号；所述第二鉴相单元的第一输入端输入反馈时钟信号作为第一时钟信号，第二输入端输入参考时钟信号作为第二时钟信号，输出端输出第二脉冲信号；所述第一鉴相单元或第二鉴相单元由动态鉴相结构和下降沿延迟反相器组成，所述第一时钟信号输入下降沿延迟反相器形成第一时钟信号的延迟反相信号输入动态鉴相结构；所述第一时钟信号、第二时钟信号和第一时钟信号的延迟反相信号输入动态鉴相结构，动态鉴相结构输出第一脉冲信号或第二脉冲信号。2.根据权利要求1所述的一种鉴相器，其特征在于，所述动态鉴相结构包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管；所述第一PMOS管、第二PMOS管和第一NMOS管串联在电源端和地之间；所述第一PMOS管的源极接电源端，漏极接第二PMOS管的源极；所述第二PMOS管的漏极接第一NMOS管的漏极；所述第一NMOS管的源极接地；所述第三PMOS管、第二NMOS管和第三NMOS管串联在电源端和地之间；所述第三PMOS管的源极接电源端，漏极接第二NMOS管的漏极；所述第二NMOS管的源极接第三NMOS管的漏极；所述第三NMOS管的源极接地；所述第四PMOS管和第四NMOS管串联在电源端和地之间；所述第四PMOS管的源极接电源端，漏极接第四NMOS管的漏极；所述第四NMOS管的源极接地；所述第一PMOS管的栅极和第一NMOS管的栅极接第一时钟信号输入；所述第二PMOS管的栅极和第二NMOS管的栅极接第二时钟信号输入；所述第三PMOS管的栅极接第一时钟信号的延迟反相信号输入；所述第三NMOS管的栅极接第二PMOS管的漏极和第一NMOS管的漏极；所述第四PMOS管的栅极连接第四NMOS管的栅极并与所述第三PMOS管的漏极和第二NMOS管的漏极建立电连接；所述动态鉴相结构的脉冲信号输出端接第四PMOS管的漏极和第四NMOS管的漏极。3.根据权利要求2所述的一种鉴相器，其特征在于，所述下降沿延迟反相器包括第五PMOS管、第五NMOS管、第六NMOS管和第七NMOS管；所述第五PMOS管、第五NMOS管和第六NMOS管串联在电源端和地之间；所述第五PMOS管的源极接电源端，漏极接第五NMOS管的漏极；所述第五NMOS管的源极接第六NMOS管的漏极；所述第一时钟信号输入第五PMOS管、第五NMOS管和第六NMOS管的栅极；所述第六NMOS管的源极接地；所述第七NMOS管的源极和漏极接地，栅极接第五PMOS管的漏极和第五NMOS管的漏极并形成第一时钟信号的延迟反相信号输出。4.根据权利要求3所述的一种鉴相器，其特征在于，所述第五NMOS管和第六NMOS管为堆叠结构。5.根据权利要求3所述的一种鉴相器，其特征在于，所述第七NMOS管构成MOS电容，所述MOS电容的电容值C通过以下公式计算：式中ε
ox
是氧化层的介电常数，t
ox
是晶体管氧化层的厚度，W和L分别是第七NMOS管的晶体管长度和宽度；
所述下降沿延迟反相器的延迟时间t
delay
通过以下公式计算：式中为下降沿延迟反相器放电的平均电流；V
DD
为电源端供电电压。...

【专利技术属性】
技术研发人员：刘京京，吴锐煌，詹文，
申请(专利权)人：中山大学，
类型：发明
国别省市：